Il capitolo tratta la sintesi di frequenza. Dopo aver presentato le tecniche maggiormente utilizzate, si effettua un confronto fra queste in modo da evidenziarne pregi e difetti.

La sintesi di frequenza

Il capitolo tratta la sintesi di frequenza. Dopo aver presentato le tecniche maggiormente utilizzate, si effettua un confronto fra queste in modo da evidenziarne pregi e difetti.

1.1 Sintesi diretta e sintesi indiretta

Un sintetizzatore di frequenza è un dispositivo che a partire da un unico riferimento frequenziale genera in uscita frequenze variabili all’interno di una banda prefissata e selezionabili esternamente mediante un apposito comando. La sintesi di frequenza è ottenibile mediante due tecniche:

x Sintesi indiretta: è una sintesi che sfrutta anelli ad aggancio di fase PLL, e divisori programmabili.

x Sintesi diretta: è una sintesi che opera in modo diretto sul segnale prodotto dall’oscillatore di riferimento, in maniera da ottenere la frequenza desiderata in uscita.

Come si è detto la sintesi indiretta permette di generare una frequenza di

uscita prestabilita ricorrendo a tecniche di retroazione. Proprio a causa di questa

struttura sintetizzatori basati su questa tecnica presentano tempi di variazione

della frequenza di uscita t

, dell’ordine delle centinaia di micro-secondi. Tali

sintetizzatori sono molto diffusi e attualmente sono quelli maggiormente

impiegati nell’ambito delle telecomunicazioni, grazie al fatto che presentano un

consumo di potenza ridotto e una elevata frequenza sintetizzabile in uscita, ottenibile grazie all’uso di tecnologie BiCMOS.

Alla tecnica a sintesi diretta appartengono sistemi analogici che effettuano operazioni algebriche sulle frequenze in modo da ottenere, a partire da una frequenza di riferimento, frequenze di uscita differenti, e sistemi DDS, dove l’operazione di sintesi è svolta in modo completamente digitale. Questi ultimi stanno acquistando sempre più importanza grazie all’uso della tecnologia CMOS, e alla riduzione delle dimensioni dei componenti elementari, fattori che consentono la totale integrabilità di un sistema di questo tipo, e la riduzione del consumo di potenza. Inoltre il punto di forza di questi sistemi risiede nel t

notevolmente ridotto, i valori tipici sono infatti dell’ordine delle decine di nano- secondi.

1.2 Il PLL sintetizzatore

Il sintetizzatore di frequenza a PLL è realizzato inserendo nell’anello di reazione un divisore programmabile che divide di un fattore n la frequenza di uscita del circuito VCO (Voltage Controlled Oscillator). In Figura 1.1 è riportato lo schema a blocchi del sintetizzatore. Poiché in condizioni di aggancio le due frequenze in ingresso al rivelatore di fase risultano essere uguali, abbiamo che la frequenza in uscita dal VCO, risulta essere n volte la frequenza di riferimento f . Dunque

variando il valore di n si possono sintetizzare in uscita frequenze multiple della frequenza di riferimento.

Figura 1.1 Schema a blocchi del PLL sintetizzatore.

Il divisore programmabile è solitamente realizzato mediante un contatore digitale, e n risulta quindi impostabile mediante un numero opportuno di bit. Il valore di n è superiormente limitato dal t

, che si desidera avere, nonché dall’intervallo di aggancio del PLL. Supponiamo di avere impostato n uguale a 100, una volta che il PLL è andato a regime, in uscita sarà presente la frequenza 100 ˜ f

, mentre in uscita dal divisore avremo la frequenza f , quindi il sistema funziona

correttamente. Se adesso supponiamo di variare n da 100 ad 1, accade che istantaneamente in uscita dal circuito divisore ho la frequenza 100 ˜ f

, da cui in ingresso al rivelatore di fase vedo una differenza fra le due frequenze molto elevata che per essere annullata necessita di un tempo legato alla costante di tempo del PLL stesso, e all’ampiezza del gradino di frequenza. Si capisce quindi che il valore di n è superiormente limitato, in quanto un valore troppo grande porterebbe ad una differenza fra le due frequenze tale da non rientrare nell’intervallo di aggancio del PLL.

Per ovviare a questo problema si ricorre all’uso di un prescaler a monte del divisore programmabile, il quale consente, a seconda del suo fattore di divisione, di ridurre la differenza tra le due frequenze in ingresso al rivelatore di fase, migliorando dunque anche il t

. Per poter aumentare poi il valore di n senza dover ricorrere a divisori di dimensioni proibitive, si utilizzano tecniche a doppio modulo, le quali usano due divisori di dimensioni più piccole.

Figura 1.2 Schema a blocchi del PLL sintetizzatore a doppio modulo.

Senza scendere troppo nei dettagli dello schema di Figura 1.2 si osserva che il divisore N divide per A volte il segnale proveniente dal prescaler P+1 e per N-A volte divide il segnale proveniente dal prescaler P, da cui il fattore di divisione complessivo del sistema risulta essere:

A NP P A N A P

T (  1 )  (  )  ( 1-1 )

Da cui agendo sui valori di A ed N si possono ottenere risoluzioni molto elevate;

inoltre la presenza dei prescaler consente di ridurre di un fattore pari al fattore di divisione del prescaler il t

in quanto della stessa quantità è ridotto il salto di frequenza in ingresso al rivelatore di fase.

1.3 Il DDS convenzionale

La sintesi diretta digitale è una tecnica che consente di generare una forma d’onda sinusoidale la cui frequenza è variabile in funzione di una parola di controllo espressa su n bit. In base all’analisi svolta in [1] abbiamo che la forma d’onda sinusoidale può essere espressa mediante la seguente relazione:

  ^{t sin( 2 t )}

x S ( 1-2 )

Per un dato intervallo di riferimento įt, la variazione di fase risulta essere:

t f Ph S ˜ ˜ G

' 2 ( 1-3 )

Risolvendo rispetto a f si ottiene:

t f Ph

G S ˜ '

2 ( 1-4 )

Infine sostituendo la frequenza di clock all’intervallo di riferimento ( f

1 / G t ):

f

f ' Ph ˜ S

2 ( 1-5 )

Questa semplice equazione è alla base della sintesi diretta di frequenza, per la generazione di forme d’onda sinusoidali.

In Figura 1.3 è mostrata la struttura generale di un DDS [2]. Si noti la

presenza di un accumulatore (ACC), una ROM Look-Up-Table (LUT), un

convertitore digitale analogico (DAC) e un filtro (LP). Può anche essere presente

un comparatore sul segnale in uscita dal filtro qualora si desideri ottenere un

segnale ad onda quadra anziché un segnale sinusoidale.

L’intervallo delle fasi rappresentabili da un sistema di questo tipo risulta essere determinato dalla risoluzione dell’accumulatore da cui 2 S 2

, dove n è il numero di bit dell’accumulatore.

Figura 1.3 Schema a blocchi del DDS convenzionale.

In modo analogo l’incremento di fase è adesso rappresentato dalla parola digitale N. Effettuando quindi le sostituzioni nella relazione ( 1-5 ) si ha che la frequenza generata dal sistema è:

n

f

f N ˜

2 ( 1-6 )

Una volta che l’informazione di fase è generata dall’accumulatore è necessario convertirla in un valore sinusoidale, questa operazione viene svolta dalla ROM, nella quale sono memorizzati i valori di ampiezza corrispondenti alle fasi possibili generate dal sistema. Abbiamo visto che il numero n di bit dell’accumulatore determina la risoluzione della frequenza sintetizzata; per quanto riguarda invece il numero di bit che realmente vengono utilizzati per indirizzare la ROM, questi sono m<n, in quanto altrimenti le dimensioni della LUT dovrebbero essere molto grandi, con conseguente aumento di occupazione di area e di consumo di potenza.

Questa operazione di troncamento porta ad un errore di fase, che tuttavia può essere ridotto in funzione del tipo di applicazione scegliendo un valore di m opportuno.

Bisogna osservare che per ridurre ulteriormente le dimensioni della ROM,

si possono sfruttare le simmetrie della funzione sinusoidale, andando a

memorizzare in questa solo le fasi relative al primo quadrante e sfruttando i due

bit più significativi dell’accumulatore per determinare informazioni relative al quadrante.

I dati in uscita dalla LUT vengono poi convertiti dal DAC e successivamente filtrati in modo da ottenere in uscita un segnale sinusoidale. In Figura 1.4 sono riportati gli andamenti dei segnali in uscita dal DAC e dal filtro, nel caso semplice di un DAC a 3 bit.

Figura 1.4 Andamento temporale dei segnali nel DDS convenzionale.

Il limite teorico sulla massima frequenza sintetizzabile dal sistema è imposto dalla condizione di Nyquist e risulta essere pari ad 1 / 2 ˜ f

, tuttavia condizioni relative alla pratica realizzabilità del filtro portano tale limite al valore di 1 / 3 ˜ f

. Per comprendere meglio quanto detto osserviamo in Figura 1.5 lo spettro del segnale in uscita dal convertitore digitale analogico.

Figura 1.5 Spettro del segnale in uscita dal convertitore analogico digitale.

In questo spettro la componente più importante è la fondamentale, la quale ha la frequenza desiderata. Tale componente può essere prelevata mediante un filtraggio di tipo passa basso, e quindi il segnale che si ottiene in uscita risulta essere proprio il segnale sinusoidale desiderato.

Osservando lo spettro si evince che il filtraggio passa basso è realizzabile se la frequenza della prima armonica da reiettare ( f

 f ) risulta essere sufficientemente distante dall’armonica fondamentale. Limitando quindi la massima frequenza sintetizzabile a 1 / 3 ˜ f

, si riesce a reiettare le armoniche spurie senza dover ricorrere a filtri di ordine troppo elevato.

1.4 Il DDS con interpolazione nel dominio del tempo

Questa classe di sintetizzatori si basano sull’idea che un sistema costituito dal solo accumulatore, produce un’uscita che contiene in se informazioni sia sulla fase che sulla frequenza del segnale che vogliamo ottenere. In Figura 1.6 è mostrata la struttura di un DDS basato su questo metodo.

Figura 1.6 Struttura di un accumulatore.

Consideriamo il caso di accumulatore con n = 3, e ǻPh = 3, e andiamo a valutare l’andamento della parola digitale ș e del suo bit più significativo MSB. Dalla Figura 1.7 si può osservare come l’andamento di MSB sia periodico con periodo

T

˜

8 e che all’interno di ogni periodo sono presenti 3 impulsi. Generalizzando

possiamo affermare che un segnale così prodotto presenta un periodo pari a

CK n

˜ T

2 e che in ogni periodo si presentano ǻPh impulsi, quindi la frequenza media di MSB risulta essere:

n

f

f ' Ph ˜

0

2 ( 1-7 )

Un DDS così realizzato produce un alto livello di segnali spuri in uscita, poiché il periodo di MSB non ha durata sempre costante e i suoi fronti non sono equidistanziati.

Figura 1.7 Forme d’onda del circuito accumulatore.

Questo accade perché i fronti in salita e in discesa di MSB possono avvenire solo in corrispondenza di un fronte in salita del clock, da cui, la distanza fra due fronti può essere solo un multiplo temporale del periodo di clock T

. Si potrebbe pensare allora di aumentare la frequenza di clock, ma questo tipo di soluzione porterebbe ad un’eccessiva dissipazione di potenza, e in ogni modo non consentirebbe di superare i limiti tecnologici di velocità dell’accumulatore.

Figura 1.8 Struttura di un DDS con generatore di ritardo.

A causa dei limiti visti, è necessario trovare un altro modo per aumentare la risoluzione con la quale possiamo posizionare i fronti di MSB. In letteratura si trovano molte realizzazioni di DDS che si basano su questa idea, tutte con l’intento di ridurre il livello dei segnali spuri. Tutte queste soluzioni sfruttano un generatore di ritardo. In Figura 1.8 è mostrato lo schema a blocchi di un DDS di questo tipo.

La funzione del generatore di ritardo è quella di ritardare opportunamente i fronti del segnale MSB, in modo da ridurre il più possibile l’ampiezza delle spurie in uscita. Si tratta quindi di andare a valutare il legame fra la parola digitale ș e il ritardo che deve essere introdotto sul fronte del segnale MSB.

Figura 1.9 Forme d’onda del circuito accumulatore e del segnale ideale desiderato.

In Figura 1.9 sono riportati gli andamenti dei segnali di interesse in uscita

all’accumulatore, per semplicità si è rappresentato il caso di accumulatore con n =

3 bit e ǻPh = 3. Notiamo come l’ipotetico segnale a dente di sega mostrato in

figura sia idealmente periodico, e come da questo sia possibile ottenere un treno di

impulsi corrispondenti al segnale ideale mostrato in figura. Gli istanti di tempo in

cui abbiamo il fronte in salita del segnale ideale coincidono con gli istanti in cui il

segnale a dente di sega interseca il valore 2

, ed essendo questo segnale

periodico avremo che i fronti in salita del segnale ideale sono equidistanti, da cui

esso non presenterà componenti spurie in uscita. Si tratta quindi di valutare quale sia l’errore di tempo, ^G

  ^- , tra i fronti in salita di MSB e del segnale ideale. Per ricavare tale tempo è necessario calcolare l’equazione della retta che costituisce il dente di sega. L’espressione analitica di una retta è:

q t m

y ˜  ( 1-8 )

Se quindi chiamiamo - l’uscita dell’accumulatore nel ciclo di clock successivo

ad una transizione del segnale MSB, e con - l’uscita dell’accumulatore nel ciclo

di clock precedente a tale transizione, possiamo ricavare il valore del coefficiente angolare m e del punto iniziale q .

CK CK

P

T Ph

m -

T  - ' ( 1-9 )

q -

( 1-10 )

Imponendo y = 2

, si può andare a determinare l’istante temporale in cui il segnale a dente di sega interseca tale valore, il quale rappresenta proprio il valore del ritardo che è necessario introdurre sul fronte del segnale MSB, in modo che questo coincida con quello del segnale ideale.

P n

t

T

Ph ˜ '



 - -

G

2

( 1-11 ) E’ importante osservare che la relazione restituisce il valore di ritardo desiderato solo se șp corrisponde al valore di ș precedente al superamento del valore 2

, altrimenti la retta costruita tra questi due punti non interseca 2

e quindi il ritardo calcolato non risulta essere corretto. Questo ha importanti conseguenze sul circuito che deve svolgere tale calcolo, infatti tale circuito dovrà essere abilitato solo in corrispondenza del șp corretto.

Esistono due tecniche che permettono di effettuare il calcolo della relazione ( 1-11), e ritardare in modo opportuno i fronti di MSB:

x Generatore di ritardo analogico : Sfrutta integratori di Miller e comparatori di tensione.

x Generatore di ritardo digitale : Sfrutta linee di ritardo, e circuiti di

calcolo digitali.

Il generatore di ritardo analogico, teoricamente permette di effettuare il calcolo del ritardo con precisione assoluta, e quindi consentirebbe il completo annullamento delle spurie, tuttavia a causa della non idealità dei componenti ² , il segnale in uscita risulta comunque affetto da un errore di fase. Inoltre bisogna osservare che un circuito analogico, presenta dei limiti in termini di occupazione di area e consumo di potenza.

Il generatore di ritardo digitale, utilizza linee di ritardo digitali, le quali permettono di creare ritardi discreti e quindi avremo sempre la presenza di un errore di quantizzazione sulla fase sul segnale di uscita. Tuttavia, l’uso di particolari architetture e il livello delle prestazioni raggiunte dalla tecnologia CMOS, permettono di ridurre questo errore di quantizzazione a livelli trascurabili.

Il sistema digitale presenta poi indubbi vantaggi in termini di occupazione di area.

Di seguito andremo ad analizzare le due tecniche sopra elencate, cercando di metterne in evidenza la possibile struttura circuitale.

1.4.1 Il generatore di ritardo analogico

Una possibile struttura del generatore di ritardo analogico, proposta da [3], è mostrata in Figura 1.10. Si può osservare la presenza di un circuito data converter, un circuito digitally controlled delay generator, un comparatore e un flip flop toggle.

Figura 1.10 Schema a blocchi del generatore di ritardo analogico.

2

L’integratore di Miller è realizzato con operazionali i quali presentano tensioni di offset e

correnti di polarizzazione non nulle, e componenti parassiti le cui caratteristiche variano nel

tempo.

Il data converter è mostrato in Figura 1.11; questo riceve in ingresso la parola digitale ș generata dall’accumulatore, e produce in uscita il dato 2

 - , quindi tale circuito non è altro che un generatore di complemento a due.

Figura 1.11 Data-converter.

In Figura 1.12, è mostrata la struttura del Digitally-controlled-delay-generator. Il tempo di ritardo che deve essere introdotto sul segnale MSB prodotto dall’accumulatore ( relazione 1-12), è calcolato comparando la tensione prodotta dal generatore di rampa V

, con la tensione di soglia V

.

Figura 1.12 Digitally-controlled-delay-generator con rete R-2R.

Per comprendere il funzionamento del circuito analizziamo dapprima la rete R- 2R, concentrandoci per semplicità sul caso a 3 bit, mostrato in Figura 1.13.

La tensione di uscita Vout può essere espressa mediante la seguente relazione:

3 2

1

0

2 4

2 2

4

8 V b b b

b V b V

b V

V

˜

 ˜

 ˜

˜   ( 1-12 )

Generalizzando al caso ad n bit si ha:

V D V

˜

2 ( 1-13 )

Dove D rappresenta la parola digitale in ingresso agli interruttori. Avremo quindi che la tensione prodotta dal generatore di rampa risulta essere:

2

t t

RC Ph V

V

'

˜

˜ 



( 1-14 )

Dove t

rappresenta l’istante iniziale di integrazione. In modo la tensione di soglia sarà:

n REF n

TR

V

V  ˜



 1

1 1

2

2 -

( 1-15 )

Il comparatore commuta la sua uscita dal valore di tensione basso Vol al valore di tensione alto Voh quando le due tensioni ai suoi ingressi sono uguali.

Figura 1.13 Circuito elettrico della rete R-2R.

Come mostrato in Figura 1.14 questo avviene dopo un tempo t

rispetto all’inizio della rampa, che si può ottenere andando ad uguagliare la (1-15) e la (1-16).

Ph RC t

n

dr

˜

'





1

2

-

( 1-16 )

Se quindi imponiamo che il prodotto RC sia uguale a T

, si viene ad avere che il fronte in salita ³ del segnale MSB è ritardato della quantità:

CK n

dr

T

t Ph ˜

'





1

2

-

( 1-17 )

3

Si osservi che il ritardo introdotto è relativo all’inizio della rampa, la quale inizia appunto con

l’arrivo del fronte in salita del segnale MSB, il quale provoca l’apertura dell’interruttore. Questo

accade poiché in questo circuito il calcolo del ritardo deve essere effettuato solo quando MSB

commuta da 0 ad 1.

Il ritardo introdotto coincide con la relazione analitica (1-12), e quindi dal punto di vista teorico il sistema così realizzato consentirebbe un riposizionamento del fronte in salita con precisione assoluta.

Figura 1.14 Andamento dei segnali in ingresso al comparatore.

Poiché un sistema di questo tipo permette il riposizionamento dei soli fronti in salita del segnale MSB, il flip flop di tipo toggle si rende necessario per ottenere in uscita un segnale ad onda quadra con duty-cicle del 50%.

Vediamo di mettere in evidenza i limiti di una architettura di questo tipo,

senza addentrarci troppo in una analisi analitica, ma fornendo al lettore le

indicazioni guida per una analisi più dettagliata. Innanzitutto bisogna osservare

che questo schema richiede l’uso di componenti discreti come la R e la C, infatti il

prodotto di questi deve essere pari al periodo di clock, è quindi impensabile

realizzarle a livello di layout a causa delle elevate tolleranze sul valore del

componente. L’integratore di Miller è fortemente sensibile a problemi di tensioni

di offset e correnti di polarizzazione, le quali influenzando la carica del

condensatore modificano la pendenza della rampa e quindi causano anche un

errore sul ritardo introdotto su MSB. Un ulteriore causa di errore sul ritardo

introdotto è relativa alla tensione di offset del comparatore, la quale apporta un

errore sulla determinazione dell’istante di uguaglianza delle tensioni V

e V

.

Per quanto riguarda la massima frequenza di funzionamento del sistema questa è

limitata sia dallo slew-rate dell’operazionale che costituisce l’integratore di

Miller, sia dalla scarica non istantanea del condensatore di questo circuito, dovuta

al fatto che l’interruttore sarà realizzato con un transistore MOS.

Si capisce quindi che la precisione ottenibile da un generatore di ritardo di questo tipo sarà funzione delle caratteristiche dei componenti utilizzati, da cui avremo ugualmente la presenza di componenti spurie in uscita.

1.4.2 Il generatore di ritardo digitale

La struttura del generatore di ritardo digitale [4] è mostrata in Figura 1.15. La Digital delay line (DLL) è costituita da N elementi di ritardo connessi in serie tra loro. Il ritardo totale della DLL è reso uguale al periodo di clock T

grazie all’uso di un anello di controllo ⁴ . Avremo quindi che i segnali prelevabili da due elementi di ritardo consecutivi risultano essere sfasati di una quantità pari a

N

T

/ . In questo modo si ottiene un frazionamento del periodo di clock determinato dal numero di elementi di ritardo che compongono la DLL.

Figura 1.15 Struttura del generatore di ritardo digitale.

L’unità di calcolo genera in uscita un dato che permette di selezionare, attraverso il multiplexer, una delle N uscite della DLL. Tale uscita sincronizza il segnale MSB, introducendo su questo il ritardo desiderato. Il dato prodotto in uscita dall’unità di calcolo risulta essere:

Ph N CK

n

i

» ˜

¼

»

« ¬

« '





1

2

-

( 1-18 )

4

Non si intende effettuare una analisi completa delle DLL, in quanto tale analisi sarà oggetto del

prossimo capitolo, si intende solo dare i concetti generali sul funzionamento del sistema.

Il valore di CK

sarà appartenente all’intervallo [1, N], andando quindi a specificare uno dei segnali possibili prodotti dalla DLL. Il ritardo introdotto su MSB sarà dato da:

n CK i

t

T

Ph N

CK T » ˜

¼

« »

¬

« '

˜ 

 1

2

- -

G ( 1-19 )

Si osservi quindi come tale ritardo approssimi quello ottenibile dalla relazione (1- 12), a meno di un errore pari alla risoluzione della DLL. All’aumentare del numero degli elementi di ritardo N , la relazione (1-20) tende a coincidere con la relazione (1-12). Abbiamo quindi che aumentando N si riduce l’entità delle spurie in uscita. Inoltre una volta fissato N l’ampiezza e la frequenza delle spurie risulta essere nota.

Figura 1.16 Spettro del segnale sintetizzato.

In Figura 1.16 è riportato lo spettro del segnale sintetizzato mediante questo generatore di ritardo. Tale spettro è stato ricavato osservando che il segnale di uscita può essere considerato come una onda quadra campionata alla frequenza

f

N ˜ . Avremo quindi delle repliche dello spettro banda base del segnale ad onda quadra posizionate a frequenze multiple di N ˜ f

. Se confrontiamo tale spettro con quello ottenuto per il DDS convenzionale (vedi Figura 1.5) si capisce immediatamente che a parità di frequenza di clock le componenti spurie sono maggiormente distanziate, e quindi una eventuale operazione di filtraggio sul segnale in questo caso può essere realizzata più facilmente. L’ampiezza della spuria più elevata in uscita è determinabile mediante la relazione

f dBc f N

out CK

¸¸

¹

·

¨¨ ©

§  ˜

 1

log

20 ( 1-20 )

In Figura 1.17 è mostrato l’andamento dell’ampiezza delle spurie in funzione della frequenza di uscita normalizzata f

/ f

e del numero degli elementi di ritardo N . Da tale figura osserviamo che aumentando il numero dei livelli di interpolazione del sistema si riduce il livello delle spurie in uscita, cosa che avevamo già osservato in modo intuitivo.

Figura 1.17 Ampiezza delle spurie in funzione della frequenza di uscita e del numero di elementi di ritardo della DLL.

In questo paragrafo è stato considerato il caso di DLL costituita da N elementi connessi in serie, tuttavia esistono altre architetture di linee di ritardo che consentono di frazionare il periodo di clock in sottointervalli, non ricorrendo a strutture seriali. In generale l’analisi effettuata non cambia, in quanto basta considerare come N non più il numero degli elementi di ritardo, bensì il numero totale dei livelli di interpolazione ottenibili.

Il limite principale di un generatore di ritardo digitale riguarda la massima

frequenza sintetizzabile la quale è limitata dalla massima frequenza alla quale può

funzionare l’accumulatore e il circuito digitale di ritardo. Si deve inoltre osservare

che anche in questo tipo di architettura ci sono delle non-idealità che introducono ulteriori errori sul posizionamento dei fronti. Nei sistemi ideali avremo infatti inevitabili differenze fra i ritardi dei singoli elementi della DLL causate dalla variazione dei parametri nel processo di fabbricazione, dunque il livello delle spurie in uscita risulterà essere superiore a quello previsto in modo teorico. Tale problema è maggiormente sentito quanto minore è la quantità T

/ N , infatti se questa è molto piccola l’errore dovuto alla diversità dei parametri (errore di matching) può essere comparabile con tale risoluzione. Questo porta ad un limite sulla massima risoluzione ottenibile, la quale non può essere inferiore all’errore dovuto al matching dei dispositivi.

La scelta della frequenza di clock deve quindi essere effettuata con cura andando a valutare la massima frequenza di funzionamento per l’accumulatore, e per il circuito digitale di ritardo nella data tecnologia. Per quanto riguarda la scelta dei livelli d’interpolazione, invece, dobbiamo valutare l’entità della differenza fra i ritardi di due elementi del circuito al variare dei parametri di processo ⁵ , quindi in funzione di questa scegliere un opportuna risoluzione per il sistema..

1.5 Confronto fra le architetture

Andiamo ad effettuare un confronto fra le varie architetture mettendone in evidenza pregi e difetti. Tale confronto sarà effettuato andando ad analizzare le caratteristiche più importanti per questi sistemi.

x PLL sintetizzatore : Il pregio principale di questi dispositivi risiede nella elevata frequenza sintetizzabile e nel consumo di potenza contenuto.

La prima caratteristica è ottenibile grazie all’uso di tecnologie BiCMOS che consentono di realizzare PLL fino a frequenze di qualche GHz. Per quanto riguarda il consumo di potenza abbiamo che in sistemi di questo tipo risulta essere dell’orine di qualche decina di mW.

5

Si tratterebbe quindi di effettuare tramite simulazioni Montecarlo una stima della possibile

differenza fra i ritardi di due elementi che dovrebbero essere uguali. La minima risoluzione

possibile per il sistema dovrebbe essere maggiore di questo valore.

Per contro queste architetture presentano tempi di commutazione da una frequenza sintetizzata all’altra t

dell’ordine del microsecondo, caratteristica dovuta alla struttura in retroazione. Altro punto a sfavore di questi sistemi è il livello di spurie in uscita che solitamente risulta essere elevato. Con maggiore precisione possiamo dire che l’architettura di questi sistemi è tale che si deve raggiungere un compromesso tra la purezza spettrale del segnale in uscita e la velocità di commutazione tra una frequenza e l’altra. Non si possono ottenere cioè le due cose allo stesso tempo.

x DDS convenzionale : Questi sistemi consentono di ottenere una notevole purezza del segnale sintetizzato insieme a tempi t

molto piccoli, dell’ordine del ns, caratteristica che li rende insostituibili nei sistemi in cui le due prestazioni sono entrambe necessarie. Per contro una grande purezza spettrale si ottiene solo ricorrendo a delle ROM di dimensioni elevate; questo porta ad un aumento del tempo di accesso alla memoria che si traduce in una riduzione della massima frequenza sintetizzabile.

L’impiego di memorie e convertitori D/A molto veloci porta inoltre ad un notevole consumo di potenza. Valori tipici di consumo di potenza per questi sistemi sono dell’ordine del Watt.

x DDS ad interpolazione analogica : Il pregio dei sistemi di questo tipo risiede nella possibilità di ottenere riferimenti di frequenza stabili uniti a bassi consumi di potenza. Tali pregi sono ottenibili grazie all’uso di una architettura senza ROM ne DAC che consente comunque di mantenere un tempo t

notevolmente ridotto che risulta essere dell’ordine dei ns. Bisogna osservare che questi sistemi non sono completamente integrabili e il livello di spurie in uscita è fissato dai circuiti analogici utilizzati i quali oltre a dover essere molto veloci devono anche avere bassi glitch, e bassi effetti di non idealità.

x DDS ad interpolazione digitale : Questi sistemi uniscono ai pregi dei DDS

analogici, i vantaggi ottenibili grazie all’uso della tecnologia CMOS,

ossia riduzione dei consumi di potenza e integrabilità spinta. Inoltre in

questi dispositivi il livello di spurie in uscita è fissato dal numero di livelli di interpolazione. Il numero di livelli di intepolazione ottenibili è tanto maggiore quanto più spinta è la tecnologia utilizzata e l’impiego di particolari architetture come quella oggetto di questa tesi, unito all’utilizzo dei moderni processi tecnologici, consente a questi sistemi di raggiungere le prestazioni più promettenti..

In Tabella 1 sono riassunte le principali caratteristiche delle varie architetture illustrate in modo da fornire al lettore un quadro complessivo dell’attuale situazione.

Tabella 1 Confronto fra le caratteristiche principali di ciascun sintetizzatore.

Architettura Consumo di potenza

Max frequenza sintetizzata

Livello di spurie

t

PLL sintetizzatore Medio Alta Alto Alto

DDS convenzionale

Alto Bassa Basso Basso

DDS analogico Medio Bassa Basso Basso

DDS digitale Basso Bassa Basso Basso