" Progetto di amplificatori CMOS a singolo stadio ottimizzati in settling time per l'impiego in convertitori analogico digitali Delta-Sigma"

Dipartimento di Ingegneria dell'Informazione

Informatica, Elettronica e Telecomunicazioni

Corso di studi in

Ingegneria Elettronica

Tesi di Laurea Magistrale

Progetto di amplicatori CMOS a singolo

stadio ottimizzati in settling time per l'impiego

in convertitori analogico digitali Delta-Sigma

Candidato:

Marco Galli

Paolo Bruschi

Relatori:

Abstract

L'obiettivo che si è posta questa tesi è di trovare delle regole di progettazio-ne, di amplicatori operazionali CMOS a singolo stadio, che permettano di minimizzare il settling time della tensione di uscita di integratori e ampli-catori switched capacitor (SC). In secondo luogo si desidera poi trasportare i risultati trovati nel campo dei modulatori Delta-Sigma. Nella fase iniziale si sono discusse e messe in relazione fra loro le caratteristiche dell'ampli-catore operazionale che possono inuenzare il comportamento in transitorio: il prodotto guadagno banda, lo slew rate, il guadagno ad anello aperto e la stabilità. In seguito è stato proposto un modello analitico per l'evoluzione temporale della tensione di uscita, prendendo in riferimento il circuito single-endend in gura 1, adatto a descrivere il transitorio di carica sia integratori che amplicatori SC.

Figura 1: Congurazione di riferimento per il modello del settling time

Le equazioni elaborate, che sono anche trasportabili anche allo stesso circuito nella sua versione fully-dierential, contengono dei parametri adi-mensionali che possono essere usati per classicare le dierenti topologie di amplicatore operazionale rispetto alla velocità di assestamento. A questo punto si è eettuato uno sweep dei parametri del modello per trovarne il set che minimizzasse il settling time. Questa procedura ci ha portato a stabi-lire che, a prescindere dalla topologia impiegata, la massima velocità, per

stesso consumo e stessa ampiezza del gradino di tensione in ingresso, si rag-giunge, a dierenza di quanto comunemente pensato, facendo dominare il comportamento in slew rate e quindi progettando la dinamica lineare d'in-gresso all'amplicatore più piccola possibile. Si è anche giunti a dire che il vantaggio nel settling time ottenibile aumentando la massima corrente ero-gabile dall'amplicatore, a parità di consumo statico, è signicativo no a quando quest'ultima vale circa quattro volte la corrente assorbita a riposo dal circuito. Dato che, la maggior parte delle topologie di amplicatore ope-razionale a singolo stadio non permettono di erogare in uscita una corrente superiore a quella consumata, si è deciso di prendere in considerazione il cir-cuito di slew rate enhancement proposto in [9]. Tale circir-cuito, da posizionare in parallelo all'amplicatore principale, è in grado di erogare molta corrente durante l'evoluzione in slew rate dell'uscita e di spegnersi nel tratto lineare del transitorio; in questo modo si evita che aggiunga rumore nella fase di campionamento. Successivamente, si è passati alla simulazione, in ambien-te Cadence nella ambien-tecnologia UMC 0,18 µm, di tre prometambien-tenti amplicatori operazionali singolo stadio mostrati in [8].

Figura 2: Transitorio della tensione di uscita di un amplicatore operazionale fol-ded cascode (FC), di uno recycling folfol-ded cascode (RFC) e di un super class AB recycling folded cascode (RFC-AB) per un gradino di 4V in ingresso

I test sono serviti sia per validare la trattazione del transitorio proposta, sia per stabilire quale fosse la topologia migliore nel trade-o fra la velocità

e la stabilità. Per prima cosa, sono state confrontate le risposte in frequenza ad anello aperto, in molteplici condizioni di carico, per misurare il margine di fase ed il prodotto guadagno banda. Inoltre, montando gli amplicatori in una congurazione in retroazione negativa, è stato rilevato il tempo di as-sestamento della tensione di uscita, considerando esaurito il transitorio una volta entrati in un certo intorno relativo del valore di regime, aiutandosi con uno script Phyton. Dai risultati delle varie prove, la topologia recycling fol-ded cascode è stata reputata la migliore e per incrementare ulteriormente le perfomances le è stato aancato il circuito di slew rate enhancement. Sono state ripetute le misure del transitorio per quest'ultima soluzione e si è visto che mentre per capacità di carico grandi i vantaggi sono considerevoli, per capacità più piccole, che a parità di tutto il resto originano transitori più brevi, i beneci si riducono perché i ritardi di accensione del circuito di slew rate enhancement, dovuti alla capacità parassite dei transistori, diventano signicativi e non ne permettono il corretto funzionamento. Per ovviare a questo inconveniente si è pensato di introdurre un condensatore che collega i source delle due coppie dierenziali d'ingresso. Questo componente, appe-na arriva un gradino in ingresso, rilascia immediatamente la carica che ha immagazzinato riuscendo a far accendere rapidamente gli specchi che pilo-tano i transitori di uscita; dai rilevamenti del settling time è stato visto che eettivamente questo accorgimento migliora la situazione per piccoli carichi capacitivi.

Figura 3: Circuito di slew rate enhancement con condensatore per velocizzare l'accensione

L'amplicatore operazionale singolo stadio fully-dierential, ottenuto unen-do il recycling folded cascode al circuito di slew rate enhancement, si è ri-velato circa sei volte più rapido in transitorio rispetto ad un classico folded cascode a parità di corrente di riposo consumata e per capacità di carico di almeno qualche pico-Farad. Nella parte nale della tesi si è passati allo studio di un modulatore Delta-Sigma tempo discreto del secondo ordine foca-lizzandosi sull'eetto che hanno, sulla risoluzione del sistema, le non idealità dell'amplicatore operazionale che costituisce il primo integratore. Fra le varie problematiche considerate si è posta speciale attenzione sul valutare l'impatto dell'errore relativo residuo, sulla tensione di uscita dell'integratore, nel rapporto segnale rumore della bitstream uscente dal modulatore. La ten-sione dell'integratore per raggiungere il valore ideale di regime richiederebbe un tempo innito; in un modulatore Delta-Sigma invece ha solamente metà del periodo di campionamento per assestarsi e alla ne del tempo disponibile presenterà un certo errore relativo. Rielaborando il modello del settling time proposto in precedenza e ispirandosi alla trattazione mostrata in [6], il sud-detto errore relativo è stato riassunto nel guadagno dell'integratore il quale, una volta incluso questo eetto, è risultato dipendente dal segnale d'ingresso rappresentando dunque una possibile fonte di distorsioni.

Figura 4: Densità spettrale di potenza dell'uscita di un modulatore Delta-Sigma in caso di errore relativo sulla tensione di uscita del primo integratore troppo elevato con conseguente distorsione armonica (sinistra) e in caso di adeguato dimensionamento (destra)

Per quanticare le perdite, nel rapporto segnale rumore, causate da que-ste distorsioni, si è deciso di utilizzare un modello Matlab-Simulink di mo-dulatore Delta-Sigma sviluppato dall'università di Pavia. Il suo impiego ha permesso di estrapolare delle regole sulla progettazione del prodotto

gua-dagno banda, e più in generale del settling time del primo integratore, che permettono di evitare distorsioni armoniche senza sovradimensionare il bloc-co. Inne, è stata rielaborata l'espressione della FOM di Schreier, una gura di merito largamente utilizzata per i convertitori analogico digitale, che ha evidenziato come l'utilizzo del circuito di slew rate enhancemet, negli inte-gratori del modulatore, sia una buona scelta per convertitori Delta-Sigma ad alta risoluzione perché riesce a migliorare la velocità di assestamento senza aumentare il rumore e i consumi.

Indice

Abstract i

Introduzione i

1 Introduzione ai circuiti switched capacitor e ai sistemi fully

dierential 1

1.1 Sistemi switched capacitor . . . 1

1.2 Filtri switched capacitor . . . 3

1.3 Amplicatori switched capacitor . . . 7

1.4 Integratore switched capacitor . . . 8

1.5 Non idealità degli switch . . . 11

1.6 Sistemi fully dierential . . . 15

1.6.1 Reiezione dei disturbi . . . 16

1.6.2 Dinamica di uscita . . . 18

1.6.3 Linearità . . . 19

1.6.4 Requisiti della caratteristica dierenziale . . . 20

1.7 Amplicatore fully dierential switched capacitor . . . 21

2 Amplicatori operazionali per SC 25 2.1 Errore di guadagno e guadagno ad anello aperto . . . 26

2.2 Prodotto guadagno banda . . . 29

2.3 Stabilità . . . 31

2.4 Slew rate . . . 34

2.5 Settling time . . . 35

2.5.1 Modello per il settling time . . . 36

2.5.2 Ottimizzazione del settling time . . . 41

2.5.3 Modello del settling time con circuito di slew rate en-hancement . . . 43

2.6 Confronto amplicatori due stadi e singolo stadio . . . 46

3 Confronto del settling time di tre architetture singolo stadio 49

3.1 Architetture . . . 49

3.1.1 Folded cascode . . . 51

3.1.2 Recycling folded cascode . . . 52

3.1.3 Super class AB recycling folded cascode . . . 54

3.2 Confronto ad anello aperto . . . 57

3.3 Confronto sulla base del settling time . . . 60

3.4 Circuito di slew rate enhancement . . . 66

3.5 Confronto del settling time con circuito di SRE . . . 70

4 Applicazioni Delta Sigma 74 4.1 Funzionamento in breve di un ADC Delta-Sigma . . . 74

4.2 Non idealità di un modulatore Delta-Sigma del secondo ordine 79 4.2.1 Eetto del guadagno nito . . . 79

4.2.2 Eetto del transitorio non esaurito . . . 80

4.2.3 Rumore termico . . . 90

4.3 Regole per la progettazione del primo integratore . . . 95

4.4 FOM di Schreier . . . 97

Introduzione

Negli ultimi anni, gli sforzi nel campo della progettazione elettronica sono sta-ti rivolsta-ti sopratutto allo sviluppo di nuovi sistemi portabili, spesso dotasta-ti di numerosi sensori integrati, che richiedono di prestare particolare attenzione alla gestione dei consumi e ai blocchi che eseguono la lettura e la conver-sione numerica dei segnali provenienti dai sensori. Per riuscire ad ottenere performances particolarmente spinte, nel campo delle interfacce di lettura di sensori capacitivi e dei convertitori analogico digitali, vengono spesso utilizza-te congiuntamenutilizza-te un'archiutilizza-tettura fully dierential, per l'intrinseca capacità di reiezione dei disturbi, e la tecnica dei condensatori commutati. In questo contesto uno dei principali blocchi base, da cui poi dipendono le prestazioni dell'intero sistema, è l' amplicatore operazionale a singolo stadio. Il lavoro di tesi si è focalizzato particolarmente sul riuscire a minimizzare, a parità di potenza consumata, la velocità di risposta di questo componente. Nel capitolo 2, è stato proposto un modello adatto a valutare l'evoluzione tem-porale dell'uscita di amplicatori ed integratori switched capacitor, basati su amplicatori operazionali a singolo stadio, dal quale si è cercato di estrarre delle metriche di dimensionamento e confronto fra le varie topologie esisten-ti in letteratura. Nel capitolo successivo sono state progettate e testate, in ambiente Cadence, nella tecnologia UMC 0,18 µm, tre dierenti topologie di amplicatore operazionale per vericare la correttezza del modello proposto, ma anche per stabilire quale fosse la miglior architettura fra le tre dal punto di vista del transitorio della tensione di uscita. Al circuito al quale è stata attribuita la miglior risposta, per piccoli segnali d'ingresso, è stato scelto di aancare un circuito di slew rate enhancement al ne di rendere l'amplica-tore molto rapido ad assestarsi anche per grandi segnali. Nell'ultimo capitolo si è cercato di indagare, in un modulatore Delta-Sigma del secondo ordine, l'eetto della velocità del primo integratore sulla risoluzione nale dell'intera conversione per capire quali sono le speciche minime da richiedere all'am-plicatore operazionale utilizzato. Nell'analisi svolta ci siamo aiutati con un modello Matlab, sviluppato dall'università di Pavia, di modulatore Delta-Sigma che permette di tenere di conto di eetti aggiuntivi, come il rumore

o il guadagno nito degli amplicatori operazionali, nel calcolo del rapporto segnale rumore. Utilizzando anche i risultati dei capitoli precedenti, è stata inne cercata una regola sul dimensionamento degli integratori del modula-tore che ottimizzi i consumi di potenza una volta scelte la risoluzione e la banda del segnale in ingresso al convertitore.

Capitolo 1

Introduzione ai circuiti switched

capacitor e ai sistemi fully

dierential

1.1 Sistemi switched capacitor

Un sistema a condensatori commutati o switched capacitor (SC), è un tipo di circuito che impiega solamente transistori, usati sia come amplicatori che come interruttori, e condensatori. I sistemi SC vengono utilizzati per realizzare ltri accordabili, integratori, amplicatori e interfacce per la lettura di sensori capacitivi, con i quali si sposano intrinsecamente bene.

I circuiti switched capacitor hanno iniziato a popolare l'elettronica inte-grata negli anni '70, ma l'intuizione che sta alla base di questi sistemi è di gran lunga precedente anche alla realizzazione del primo circuito integrato, ed è attribuibile a James Clark Maxwell. Intorno al 1890 Maxwell, in una delle sue pubblicazioni riportò un metodo per valutare la capacità di condensatori analoga alla tecnica SC. Sostanzialmente per eettuare la misura, collegava il condensatore ad un circuito che lo caricasse e, con una certa frequenza commutava la tensione posta ai suoi capi fra due valori V1 e V2.

Figura 1.1

Durante la fase uno, il condensatore raggiunge la tensione V1, nella fase 2

la tensione V2. La variazione totale di carica immagazzinata in C, fra la fase

1 e la fase 2, vale:

∆Q = (V1− V2)C (1.1)

L'andamento della carica rispetto al tempo non è costante, idealmente è un gradino, nella realtà tenendo conto della resistenza degli switch ha un anda-mento esponenziale. Considerando però un numero elevato di commutazioni la corrente media che attraversa gli switch è:

i = (V1− V2)Cfs (1.2)

Maxwell intravide la possibilità di denire una resistenza ttizia di valore: R = 1

Cfs (1.3)

Sfruttando questa equivalenza e misurando la corrente, riusciva a risalire al valore della capacità. In questo semplice esempio è racchiuso il cuore della tecnica SC, almeno per quanto ne riguarda l'impiego in ltri tempo continuo, ovvero emulare in media il comportamento di una resistenza sica commutando velocemente un condensatore. Questa tecnica all'epoca passò inosservata perché non era di grande interesse pratico valutare la capacità di un condensatore, e dunque. negli anni '70 quando i ltri integrati switched capacitor si diusero, fu sostanzialmente re-inventata. Ad oggi i circuiti SC vengono quasi esclusivamente utilizzati in sistemi tempo discreto che sono diventati particolarmente importanti essendo lo step intermedio e necessario fra segnale analogico e digitale. L'elaborazione di un segnale, avviene ormai quasi esclusivamente in forma digitale, per motivi di versatilità e potenza di calcolo. Il compito della parte analogica è limitato a convertire il più fedelmente possibile il segnale sico in uno numerico.

I vantaggi legati all'utilizzo di sistemi switched capacitor sono numerosi: • La possibilità di avere una resistenza, il cui valore dipende dalla fre-quenza di commutazione, rende semplice la realizzazione integrata di ltri accordabili e possibile quella di ltri integrati con grosse costanti di tempo, una volta ostacolata dall'ingombro richiesto dalle resistenze di valore elevato.

• Il guadagno degli amplicatori, che spesso è adato al matching di resistori, in un sistema SC viene delegato al matching fra capacità che tecnologicamente, è il più adabile fra quelli disponibili rispetto al processo e alla temperatura.

• Utilizzare dei condensatori al posto delle resistenze nei loop di reazione degli amplicatori limita il degrado del guadagno per eetto caricante dovuto all'impedenza di uscita non nulla.

• Si sposano bene con le tecniche di riduzione di oset e rumore icker come autozero (AZ) e correlated double sampling (CDS).

• tecnologicamente il processo CMOS, che è il più consolidato ed avanzato dato il largo impiego anche in campo digitale, è molto compatibile con la realizzazione di un circuito integrato SC.

Di contro sistemi SC introducono delle criticità relative alla realizzazione degli switch e al loro pilotaggio, al rumore KT/C e ai fenomeni di aliasing dovuti al campionamento. Un circuito SC può essere impiegato sia in ambito tempo continuo, dove l'uscita del circuito è valida in ogni istante tempo-rale, che in ambito tempo discreto, dove l'uscita va considerata solamente negli istanti di campionamento. Utilizzarli in ambito tempo continuo com-porta intrinsecamente una distorsione del segnale dovuta al fatto che, fra un istante di campionamento e l'altro, l'uscita è mantenuta costante al valore precedente; questo aspetto verrà approfondito in seguito.

1.2 Filtri switched capacitor

Il ltro più semplice realizzabile con la tecnica SC è un ltro resistenza-condensatore del primo ordine. Secondo quanto visto è possibile sostituire la resistenza con un condensatore e una coppia di switch, la cui frequenza di attivazione regola il valore della resistenza ttizia.

Figura 1.2: Analogo SC di un ltro resistenza condensatore

Ricordando l'equazione (1.3) la funzione di trasferimento del circuito risulta essere: H(f ) = 1 1 + 2πf RC2 = 1 1 + 2πf C2 fsC1 = 1 1 + _ff p (1.4)

Dove fs è la frequenza di commutazione degli switch, che devono essere

pilo-tati in controfase in maniera non sovrapposta. Dunque la frequenza di taglio del ltro vale:

fp =

fsC1

2πC2

(1.5) Come si nota chiaramente, fp dipende dalla frequenza di commutazione degli

switch e dal rapporto delle capacità. Seguendo questa falsariga è possibile realizzare ltri integrati accordabili, sia attivi che passivi, anche con grandi costanti di tempo. Ad esempio in gura è riportato l'equivalente SC del ltro di Tow Thomas.

Figura 1.3: Filtro di Tow-Thomas

In prima approssimazione, trascurando il tempo che la tensione di uscita impiega per raggiungere il valore di regime in ciascuna delle due fasi, la tensione d'uscita di questo tipo di ltri, intesa come tempo continuo, ha una forma a scalinata dovuta all'operazione di campionamento e mantenimento. A livello spettrale, l'andamento a scalinata introduce una distorsione rispetto al segnale prima del campionamento che può essere trattata con il seguente schema a blocchi:

Figura 1.4: Schema a blocchi sample and hold

L'operazione di sample and hold di un segnale tempo continuo, a livello analitico è equivalente a moltiplicare il segnale per un treno di delta di Dirac e poi ltrarlo con un ltro a risposta impulsiva rettangolare. Il primo step, provoca una periodicizzazione dello spettro del segnale tempo continuo, il secondo moltiplica lo spettro risultante per una sinc.

Y (f ) = ( n=∞ X n=−∞ S(f − nfs))e −jπf fssinc(πf fs ) (1.6)

Figura 1.5: Eetti corrispondenti del sample and hold nel dominio tempo (a sinistra) e nella frequenza (a destra)

A causa del fenomeno di periodicizzazione dello spettro, che potrebbe riportare nella banda utile dei disturbi, è buona norma inserire sempre al-l'inizio della catena di un sistema di campionamento un ltro anti-alias per limitare la banda del segnale in ingresso a quella strettamente richiesta dal teorema di Nyquist.

Figura 1.6: eetto dell'aumento della frequenza di campionamento

Come si nota dall'equazione (1.6) e dalla gura 1.6, aumentare la fre-quenza di campionamento distanzia le repliche dello spettro del segnale e, "allarga" i lobi della sinc diminuendo la distorsione introdotta nella banda del segnale B dal modulo della sinc, che non è costante. Le repliche del segnale vengono spostate a frequenza maggiore rendendo più semplice un possibile ulteriore ltraggio e inoltre, visto che i lobi della sinc si espandono, le repliche si trovano connate in zone dove la sinc è vicina allo zero, pertan-to vengono attenuate in modo più ecace, e dunque la dispertan-torsione pertan-totale è minore. A livello intuitivo il fatto che alzare la frequenza di campionamento migliori la qualità del segnale, si osserva nella tensione di uscita che è co-stituita da scalini sempre più piccoli. Questo modello quantica in un certo senso anche quale sia il costo e quanto sia buona l'approssimazione di utiliz-zare un condensatore commutato, che intrinsecamente campiona il segnale, al posto di una resistenza sica. Per un sistema che non deve produrre un segnale tempo continuo in uscita, ma uno che verrà interpretato come tem-po discreto, quanto detto in precedenza non vale. L'unica condizione che deve rispettare la frequenza di campionamento del segnale tempo continuo d'ingresso per evitare distorsioni del segnale tempo discreto d'uscita è che sia superiore alla frequenza di Nyquist. Nella pratica anche per quest'ultimo tipo di sistemi viene spesso praticato oversampling per cercare di abbassare il livello di rumore KT/C riportato nella banda utile.

1.3 Amplicatori switched capacitor

Figura 1.7: Amplicatore SC

Il funzionamento di questo amplicatore si articola in due fasi: una prima Φ1 dove il condensatore C1 viene caricato alla tensione di ingresso V1 e il

condensatore C2 viene scaricato completamente, ed una seconda Φ2 dove la

carica accumulata in C1, che si trova a questo punto con entrambi i terminali a massa a causa del cortocircuito virtuale, viene trasferita su C2. Pertanto,

la tensione di uscita è nulla nella fase 1, mentre nella fase 2, utilizzando il principio di conservazione della carica vale:

V_o(2) = C1 C2

Vin (1.7)

Rispetto ad un amplicatore che utilizza solamente resistenze come quello in gura 1.8, uno switched capacitor, se la tensione di uscita ha abbastanza tempo per andare a regime, non sore della riduzione del guadagno di anello a causa dell'eetto caricante delle resistenze utilizzate nel feedback perché, il condensatore si comporta come un circuito aperto. L'eetto caricante può essere quanticato sostituendo all'amplicatore il suo circuito equivalente:

Figura 1.9: Circuito equivalente amplicatore invertente Vo V1 = −R2 R1 Av −R_Rout 1 1 + Av+R_Rout₁ +R_R2₁ (1.8) Come si nota dalla (1.8) il guadagno ideale dell'amplicatore in reazione −R2/R1viene degrado dalla Routnon nulla e dalle resistenze in retroazione di

valore nito. In numerose topologie integrate di amplicatore operazionale il guadagno Avad anello aperto, o parte di esso, è adato alla grossa impedenza

del nodo di uscita e dunque la Rout ha un valore elevato. In questi casi, l'uso

di un'architettura SC presenta grandi vantaggi in quanto, come detto, sore meno dell'eetto caricante.

1.4 Integratore switched capacitor

Per ottenere un integratore tempo discreto di tensione, rispetto al caso del-l'amplicatore è necessario inserire un elemento di memoria nel sistema. Per fare ciò basta omettere lo switch che durante la fase Φ2 cortocircuitava il

condensatore C2, in questo modo la tensione sul condensatore C2 è funzione

anche degli step precedenti. Il principio di funzionamento per il resto rima-ne lo stesso, rima-nella fase 1 il condensatore C1 viene caricato alla tensione di

Figura 1.10: Integratore SC con capacità parassite in evidenza

La tensione d'uscita dunque vale: Vo(nT ) = −V1  nT − T 2  C₁ C2 + Vo((n − 1)T ) (1.9)

dove T è il periodo di campionamento. Uno dei problemi di questa architet-tura è legato alla posizione degli switch che non evita di risentire dell'eetto delle capacità parassite che ciascuna armatura dei condensatori, solitamente realizzati con tecnologia MIM o MOM, mostra rispetto alla massa del circui-to. Durante la fase 1 la capacità parassita C12 si trova in parallelo alla C1 ed

accumula una carica:

Q(1)₁₂ = V1C12 (1.10)

che nella fase 2 viene trasferita sul condensatore C2 provocando un errore

sulla tensione di uscita pari a:

∆Vo = −

C12

C2

V1 (1.11)

Le altre capacità parassite in questo caso non creano problemi perché C11,

C21 si trovano con entrambi i terminali a massa e C22 è pilotato dall'uscita

Figura 1.11: Integratore SC stray insensitive

Si può ovviare a questo inconveniente utilizzando una cella a quattro switch come in gura 1.11. In questa congurazione la carica accumulata da C1 nella fase 1, nella fase 2, viene scaricata a massa e non uisce attraverso

C2.

In alcune applicazioni pratiche, il guadagno di un integratore per basse frequenze viene limitato per evitare problemi legati alla saturazione e al-la stabilità del circuito (ovviamente questo non è il caso degli ADC, dove vorremmo un integratore ideale). Nell'integratore di Miller con resistenza e condensatore in genere viene aggiunta un'ulteriore resistenza in parallelo al condensatore di retroazione per creare un polo a bassa frequenza nella risposta.

Figura 1.12: Integratore con perdite

H(f ) = −R2 R1

1 1 + j2πf R2C

(1.12) L'analogo SC di questa tecnica è riportato in gura 1.13, dove è sta-ta aggiunsta-ta una capacità commusta-tasta-ta che svolga il ruolo della sopracista-tasta-ta resistenza.

Figura 1.13: Integratore SC con perdite

Nel dominio Z la funzione di trasferimento risulta essere: H(z)(1,2) = V (2) o V_i(1) = C1 C2+ C3 z−1 1 − z−2_C 2/(C2+ C3) (1.13)

Eettuando la sostituzione z = e−jwT /2 _{per riportarsi nel dominio della}

frequenza si ottiene:

H(w) = C1

j(C2+ C3/2)2sin(wT /2) + C3cos(wT /2)

(1.14) I termini sin(wT/2) e cos(wT/2) sono dovuti all'eetto di distorsione del sample and hold trattato nella sezione 1.2. Supponendo che valga 1/T >> W/2π, ovvero che la frequenza alla quale sto campionando sia molto maggiore della banda del segnale, e sviluppando con Taylor al primo ordine, si giunge a: H(f ) = C1 C3 1 1 + j2πf (C1 C3 + 1 2)T (1.15) che ha la stessa forma della (1.12), con la dierenza che in questo caso la costante di tempo non vale R2C ma:

τ = (C1 C3

+1

2)T (1.16)

1.5 Non idealità degli switch

Un'interruttore ideale, è un oggetto che riesce a commutare istantaneamente e che una volta chiuso, si comporta esattamente come un cortocircuito. Sfor-tunatamente nella realtà, implementare gli switch con dei transistori mosfet

introduce alcune problematiche. In primis un transistore NOMS, una vol-ta accesso, presenvol-ta una resistenza di canale Ron dipendente da parametri tecnologici, geometrici e dal segnale d'ingresso che può essere stimata con l'equazione (1.17). In particolare, nel caso di un N-MOS, la Ron tende a

cre-scere con l'aumentare dell'ingresso, inoltre per tensioni maggiori di Vdd− Vth

il transistore si spegne e non riesce a propagare il segnale.

Figura 1.14: Interruttore con transistore nMOS

Ron,N =

1

µnCoxW_L(Vdd− Vin− Vth)

(1.17) La presenza della Ron, introduce un ritardo nella commutazione

dell'in-terruttore che per spegnersi, deve eettuare un transitorio con costante di tempo RonCin peraltro dipendente dal segnale d'ingresso. A livello

proget-tuale, occorre dimensionare la resistenza degli switch in maniera tale che sia molto minore delle altre eventuali resistenze presenti nel circuito e che com-porti un ritardo trascurabile se paragonato agli altri tempi di settling del sistema. La Ron è responsabile anche del rumore di campionamento KT/C

che però introduce una potenza di rumore di tensione che non dipende dal valore della resistenza, ma solamente dalla capacità e dunque, per questa questione il problema si sposta sul dimensionamento del condensatore.

Per risolvere il problema della dipendenza della Ron dal segnale e della

trasmissione sui livelli alti, si può usare uno switch composto da un transistore p, che ha un andamento opposto della Ron rispetto all'ingresso, in parallelo

ad uno n.

Figura 1.16: Interruttore pass-gate

Figura 1.17: Andamento Ron pass-gate

Questo interruttore, detto pass-gate, ha una resistenza equivalente che è il parallelo di quelle dei due transistori che lo compongono e varia molto poco rispetto al segnale d'ingresso. Con un dimensionamento accurato è possibile rendere la Ron indipendente dal segnale trasmesso.

Un altro fenomeno da considerare parlando di interruttori è quello dell'i-niezione di carica. Un mosfet presenta una capacità di tipo intrinseco dovuta alla carica del canale e delle capacità estrinseche dovute alla sovrapposizione delle diusioni di gate, drain-source. Durante ogni commutazione la carica accumulata in queste capacità subisce delle grosse variazioni ed attraversa i terminali dello switch. Il canale del mosfet, a seconda dello stato chiuso o aperto dell'interruttore, deve richiamare o espellere la carica. Le capacità di overlap variano la loro carica risentendo direttamente delle transizioni del segnale di pilotaggio, originando un fenomeno spesso noto come "clock feed-through". L'eetto della capacità intrinseca è non lineare perché è funzione della carica accumulata nel canale rispetto alla tensione, il "clock feedthrou-gh" invece è un fenomeno in prima approssimazione lineare perché è originato da una capacità circa ideale.

Figura 1.18: Iniezione di carica

L'eetto dannoso della carica iniettata è facilmente intuibile dal circuito di campionamento in gura 1.19. Il clock inizialmente alto mantiene l'inter-ruttore acceso e il condensatore insegue correttamente la tensione di uscita. Nel momento in cui il clock esegue la transizione l'interruttore si spegne e la carica accumulata nel canale e nelle capacità estrinseche fuoriesce. La carica Q1 non crea nessun eetto perché nisce sul generatore Vs, la carica Q2 va nel

condensatore e provoca una variazione di tensione Q2/C. Per una capacità

di 1 pico-Farad la variazione di tensione per 1 femto-Coulomb di carica è di 1mV, che è rilevante in sistemi di campionamento ad alta risoluzione.

Figura 1.19: Eetto iniezione di carica

Il problema della carica iniettata può essere mitigato utilizzando dei dummy switch come in gura 1.20.

Figura 1.20: Dummy switches

I dummy switch hanno come unico compito quello di bilanciare la carica iniettata, hanno i terminali di drain/source cortocircuitati così da non osta-colare la trasmissione del segnale e sono pilotati in controfase rispetto allo switch principale così da manifestare un fenomeno di charge injection op-posto. Complessivamente, dunque, l'iniezione dovrebbe essere annullata; in realtà la carica iniettata dallo switch non è detto che sia simmetrica, dipende infatti dalla resistenza vista dai due terminali. Considerando anche gli errori di missmatch fra i vari transistori si riesce a ridurre l'eetto solamente di un ordine di grandezza.

Un ulteriore miglioramento può essere ottenuto impiegando gli switch in sistemi fully-dierential (FD) che, data la struttura simmetrica, hanno un'ottima reiezione dei disturbi a modo comune.

Spesso la tecnica dei condensatori commutati è utilizzata congiuntamen-te ad un'archicongiuntamen-tettura fully-dierential per otcongiuntamen-tenere siscongiuntamen-temi congiuntamen-tempo discreto molto accurati, adatti ad essere impiegati nelle interfacce per sensori e nei convertitori analogico digitale ad alta risoluzione.

1.6 Sistemi fully dierential

In un sistema fully dierential i segnali sono individuati come dierenza di tensione fra una coppia di nodi nessuno dei quali coincide con la massa del circuito, che resta a svolgere il ruolo di terminale di alimentazione. In un sistema unipolare, invece, un segnale è individuato come dierenza di tensione fra un nodo generico e la massa.

Figura 1.21: Segnali in sistema unipolare e segnali in sistema FD

I vantaggi di un sistema fully dierential sono:

• Eccellente reiezione dei disturbi che entrano a modo comune • Ampia dinamica di uscita

• Linearità incrementata

Di contro richiede il doppio dei componenti passivi, e come sarà motivato in seguito, un circuito ausiliario per il controllo del modo comune d'uscita.

1.6.1 Reiezione dei disturbi

Il grado di reiezione dei disturbi di modo comune (CMRR) di un circuito FD è legato al fatto che a livello topologico i circuiti sono costituiti da due metà nominalmente identiche e che il segnale viene letto come dierenza fra nodi corrispondenti di ciascuna metà. Se arriva un disturbo uguale (dunque di modo comune) sulle due metà questo viene processato nello stesso modo da entrambe le parti e dunque sull'uscita, letta come dierenza, il disturbo non compare. L'architettura simmetrica si trasmette in un layout anch'esso simmetrico che, abbinato alle dimensioni molto ridotte di un circuito integra-to aiuta a far sì che i vari disturbi provenienti dal chip stesso o dall'esterno entrino eettivamente nel sistema a modo comune. Nella realtà il CMRR è limitato dagli errori di matching sui componenti, ed è molto più grande di quello ottenibile per amplicatori dierenziali unipolari dove è spesso ada-to al valore assoluada-to di alcuni componenti, che per questioni di ingombro e rumore non possono essere eccessivamente grandi.

Un sistema FD ad esempio rispetto ad un sistema unipolare riesce a reiettare disturbi legati al ground non equipotenziale.

Figura 1.22: Problema ground non equipotenziale in sistema unipolare(a) fully-dierential (b)

Supponendo che il terminale di ground fra due punti abbia una certa impedenza parassita ZG, dovuta alla resistività di una pista, la tensione di

ingresso al secondo blocco nel sistema unipolare è:

Vib= Voa− ZgIg (1.18)

Nel caso FD l'informazione sulla tensione viene trasmessa correttamente per-ché la variazione del potenziale di ground aigge entrambe le tensioni che formano il segnale, e dunque, entra come un disturbo di modo comune. Stessa cosa si può dire anche del terminale Vdd che potrebbe non essere

equipoten-ziale fra i vari blocchi visto che trasporta tutta la corrente. Inoltre i sistemi FD hanno anche un alto PSRR, ovvero buona reiezione alle variazioni locali della tensione di alimentazione perché in genere anche queste creano disturbi a modo comune. La simmetria aiuta anche a mantenere elevati CMRR e PSRR con l'aumentare della frequenza.

Un altro fenomeno al quale un circuito FD è più robusto dell'equivalente unipolare è quello degli accoppiamenti capacitivi.

Figura 1.23: (a) accoppiamento capacitivo in un circuito unipolare (b) layout perfettamente simmetrico circuito FD

Supponiamo che la linea in gura 1.23 abbia una capacità Ca verso la

linea che collega i blocchi A e B, e che sia attraversata da disturbo ad alta frequenza Vd. La quantità di disturbo acquisito dalla linea di segnale vale:

ViB = Vd 1 1 + _Z 1 oA//ZiB 1 jwCa (1.19) e cresce con la frequenza. Di nuovo per considerazioni di simmetria l'ac-coppiamento capacitivo nel caso FD agisce su entrambe le piste, ma le due potrebbero comunque mostrare capacità di accoppiamento diverse rispetto alla linea provocante l'interferenza. Volendo spingersi ancora oltre con il grado di simmetria, si può realizzare un layout in cui anche la linea di in-terferenza è duplicata e quindi il disturbo diviene perfettamente di modo comune.

Ancora, i circuiti FD resistono meglio al rumore di substrato, ovvero il disturbo che giunge alla parte analogica di un circuito mixed signal a causa della vicinanza con la parte digitale. I segnali ad alta frequenza di quest'ultima a causa della resistenza distribuita di substrato, raggiungono, se pur ltrati e attenuati, i mosfet della parte analogica provocando una variazione della tensione di substrato e eetto body.

1.6.2 Dinamica di uscita

Dette rispettivamente Vmax e Vmin la massima e la minima tensione riferita

alla massa, che le singole uscite Vop e Von di un circuito FD possono

rag-giungere, si può facilmente calcolare la dinamica d'uscita VF S della tensione

VO= Vop− Von (1.20)

VOmax = Vmax− Vmin (1.21)

VOmin = Vmin− Vmax (1.22)

VF S = VOmax− VOmin = 2(Vmax− Vmin) (1.23)

La dinamica risulta doppia di quella raggiungibile da un analogo circuito unipolare e può raggiungere circa 2Vdd.

1.6.3 Linearità

Data la perfetta simmetria topologica, in un circuito FD per invertire la polarità di un segnale di ingresso è suciente scambiare i terminali. Da questa semplice osservazione segue che la caratteristica ingresso/uscita di questo tipo di circuiti è dispari, ovvero simmetrica rispetto all'origine.

Vo(−Vin) = Vop(−Vin)−Von(−Vin) = Von(Vin)−Vop(Vin)− = −Vo(Vin) (1.24)

Il suo sviluppo in serie di Taylor conterrà solo termini di ordine dispari; mancando il termine di ordine due la caratteristica è più lineare rispetto alla versione unipolare che invece lo contiene. A livello di distorsione armonica, data una sinusoide in ingresso l'uscita conterrà solo armoniche dispari, che è un altro indice di minore distorsione.

Figura 1.24: Linearità migliorata della caratteristica dierenziale rispetto alle singole caratteristiche unipolari

1.6.4 Requisiti della caratteristica dierenziale

Figura 1.25: (a) caratteristica ideale (b) caratteristica con modo comune non stabilizzato (c) caratteristica con oset

In un sistema FD, è importante che tutti i segnali abbiano un modo comune costante così da non violare il range di modo comune d'ingresso dei vari bloc-chi, da cui segue, immaginando di collegare più blocchi in cascata, che anche il modo comune d'uscita di ogni blocco dovrà essere costante. Il modo comu-ne d'uscita deve essere ssato anche al comu-ne di garantire il giusto guadagno e un'ampia linearità. Dalla gura 1.25(b) si possono osservare gli eetti di un modo comune non stabilizzato. Per un ingresso positivo la caratteristica in rosso tende presto a saturare, dunque il range di linearità è molto ristretto, ed una volta che un'uscita satura il guadagno dierenziale subisce un decremen-to. Di fatto questa situazione, senza un controllo di modo comune, si verica sempre perché le singole tensioni di uscita negli amplicatori sono tensioni drain source che a livello progettuale sono praticamente incontrollabili. La dicoltà nel controllo, è dovuta alla scarsa dipendenza che ha la corrente di un mosfet rispetto alla VDS, che però è la stessa ragione per la quale gli

amplicatori con carico dinamico hanno una Rout elevata e quindi anche un

guadagno elevato. Per questo motivo, un controllo in reazione negativa che ssi il modo comune nella giusta posizione è indispensabile. Il caso (c) è quello al quale aspirare nella pratica: una caratteristica con modo comune d'uscita stabile in maniera indipendente dal segnale dierenziale d'ingresso, e un oset, che in una certa misura è inevitabile.

1.7 Amplicatore fully dierential switched

ca-pacitor

Il circuito in gura 1.26, combina i vantaggi dell'architettura fully-dierential a quelli della tecnica dei condensatori commutati.

Figura 1.26: Amplicatore FD-SC

VSA e VSB sono i terminali di ingresso a cui è applicato il segnale, VRO e

VRI sono tensioni costanti. Nella seguente analisi Vn rappresenta il rumore

dell'amplicatore schematizzato come un generatore di tensione applicato fra i due ingressi. Viene assunto che C1A=C11B=C1C2A=C12B=C2. Nella fase 1

l'amplicatore si trova nella congurazione buer per cui è possibile scrivere: V_iA(1) = VCM O+ Vn(1) 2 (1.25) V_iB(1) = VCM O− Vn(1) 2 (1.26)

Dove VCM O è il modo comune della tensione di uscita, che è ssato

dall'ap-posito circuito di controllo interno all'amplicatore (visualmente è segnala-to dal rombo sulla punta del simbolo dell'amplicasegnala-tore). Le altre tensione d'interesse per il circuito valgono:

V_C1A(1) = VCM O+ Vn(1) 2 − VRI (1.27) V_C1B(1) = VCM O− Vn(1) 2 − VRI (1.28) V_C2A(1) = VRO − VCM O− Vn(1) 2 (1.29) V_C2B(1) = VRO− VCM O + Vn(1) 2 (1.30)

e dunque la tensione d'uscita nella fase 1 vale:

vod= VoB− VoA = −v(1)n (1.31)

Nel passaggio fra fase 1 e fase 2, sarebbe da considerare anche il contributo del rumore KT/C che per semplicità in questa analisi viene trascurato. Nella fase 2 il circuito assume la forma in gura 1.27 nella quale sono evidenziati i fenomeni di iniezione di carica schematizzati dalle cariche QJ A e QJ B.

Tenendo conto dei risultati della fase 1 e supponendo che l'amplicatore non assorba carica, è possibile giungere alle seguenti equazioni:

v(2)_od = C1 C2 V_SD(2)− (v(2) n − v (1) n )(1 + C1 C2 ) + QJ A− QJ B 2 (1.32) VSD ≡ VSA− VSB (1.33) V_ic(2) = VCM O+ VRO− VCM O 1 + A + A 1 + A(VSC − VRI) (1.34) VSC ≡ (VSA+ VSB)/2 (1.35)

Dalla (1.32) è possibile ricavare alcune conclusioni importanti:

• Il guadagno dell'amplicatore vale come nel caso unipolare C1/C2

• L'eetto complessivo dell'iniezione di carica viene ridotto perché, ma-nifestandosi su entrambi i rami, entra come disturbo a modo comune e sull'uscita i due contributi, peraltro molto simili in valore assoluto per simmetria, si sottraggono.

• L'amplicatore performa courrelated double sampling (CDS) perchè i campioni di rumore delle due fasi si sottraggono nell'espressione del-la tensione di uscita. I due campioni non sono identici, dato che il rumore è un processo stocastico, però le componenti spettrali a fre-quenza minore della frefre-quenza di sampling sono fortemente correlate (intuitivamente perché variano lentamente rispetto al campionamento eettuato). Dunque la sottrazione dei campioni di rumore comporta una forte riduzione del rumore icker e dell'oset.

Il modo comune di ingresso nella fase 2, come mostrato dall'equazione (1.34), può essere reso uguale a quello della fase 2 ssando VRO=VCM O e

VRI = VSC. La seconda condizione può non essere realizzabile perché non è

detto che si conosca esattamente il modo comune d'ingresso della sorgente, in quel caso bisogna comunque assicurarsi che il modo comune in ingresso all'amplicatore non ecceda mai i limiti di funzionamento per i valori estremi dell'ingresso. Mantenere costante il modo comune d'ingresso è necessario anche per limitare il fenomeno dell'iniezione di carica che, è dovuto si agli switch ma anche alle variazioni del modo comune d'ingresso in combinazione con le capacità parassite.

Figura 1.28: Iniezione di carica dovuta alla variazione del modo comune in ingresso

Per i vantaggi illustrati nei paragra precedenti, e quelli mostrati dall'a-nalisi di questo circuito, la maggior parte degli amplicatori e integratori che devono essere impiegati in sistemi di lettura di sensori o convertitori analogi-co digitali, ad oggi, sono proprio realizzati analogi-con architetture fully-dierential switched capacitor.

Capitolo 2

Amplicatori operazionali per SC

Come visto nel primo capitolo, il funzionamento di sistemi SC si articola in almeno due fasi scandite dalla commutazione degli switch, la quale va a modicare la topologia del circuito. All'inizio di ogni fase, le tensioni non si trovano al valore di regime per la congurazione corrente, bensì hanno il valore nale della fase precedente e devono quindi eseguire un transitorio che no a questo momento era stato trascurato nella trattazione. La durata del transitorio della tensione d'interesse, in genere quella d'uscita, deve es-sere minore della durata della singola fase per garantire che nell'istante di campionamento, abbia raggiunto il valore nale. Dato che, l'evoluzione della tensione di uscita verso il termine ha un andamento esponenziale, teorica-mente il valore di regime viene raggiunto in un tempo innito. In applicazioni pratiche il transitorio viene considerato esaurito quando la tensione raggiun-ge un certo intorno del valore di regime, scelto in relazione alla precisione richiesta dall'applicazione. Ad esempio, nel caso di un convertitore analogico digitale ash a 6 bit, che esegue la conversione confrontando la tensione con 26 _{soglie, è ragionevole che l'intorno del valore di regime sia almeno}

infe-riore alla distanza fra due soglie successive. La velocità di evoluzione della tensione d'uscita del sistema, che in genere coincide con quella di uno degli amplicatori operazionali utilizzati nel realizzarlo, dipende fortemente dalle caratteristiche di quest'ultimo, in particolare dal prodotto guadagno banda e dallo slew rate. Inoltre, il tempo di assestamento (settling time) della sud-detta tensione è anche dipendente dall'errore sulla funzione di trasferimento ad anello chiuso dell'amplicatore operazionale. Questo errore, che è dovu-to principalmente al guadagno nidovu-to dell'amplicadovu-tore ad anello aperdovu-to, fa assestare la tensione su un valore di regime che non è quello ideale. Se la dierenza fra il valore di regime ideale e quello reale, è troppo grande, in rela-zione alla precisione domandata, c'è addirittura il rischio che la tensione non possa mai raggiungere l'intorno desiderato. Da quanto detto, si comprende

che le caratteristiche di particolare importanza di un amplicatore opera-zionale per uso SC sono: prodotto guadagno banda, slew rate e guadagno ad anello aperto. Queste speciche, al ne di ottenere un buon amplica-tore operazionale, praticamente utilizzabile, vanno relazionate e confrontate anche con le richieste di stabilità e consumo.

2.1 Errore di guadagno e guadagno ad anello

aperto

L'errore sulla funzione di trasferimento in retroazione, introdotto dal gua-dagno nito ad anello aperto, può essere stimato con precisione, tenendo conto anche degli eetti caricanti, ricorrendo ad una versione modicata del teorema di scomposizione trattata in [3].

Figura 2.1: (a) amplicatore operazionale ideale chiuso in reazione (b) congurazione per il calcolo dei parametri

Figura 2.2: amplicatore operazionale reale chiuso in retroazione

La risposta di un amplicatore operazionale ideale (ovvero con guadagno innito, resistenza di ingresso innita e resistenza di uscita nulla) chiuso in

reazione vale: AL = − Vout Vs = αN βN (2.1) Dove i parametri αN e βN in riferimento alla gura 2.1(b) sono deniti come:

αN =     Ve Vs     Vo=0 (2.2) βN =     Ve Vo     Vs=0 (2.3) e dipendono solo dalle caratteristiche della catena di retroazione. Conside-rando invece un amplicatore reale, come quello in gura 2.2, a causa del guadagno nito ad anello aperto e alla presenza della resistenza di uscita, il guadagno in retroazione subisce un'alterazione che può essere quanticata in termini di errore relativo con la seguente equazione:

εr =     ALreale− AL AL     ≤ 1 |β∗_A|  1 +     γ AL      (2.4) dove i vari parametri che compaiono si calcolano sulla rete scomposta in gura 2.3

Figura 2.3: (a) Rete scomposta (b) congurazione per il calcolo dei parametri

β∗ =     Vr Vo     Vs=0 (2.5) A =     Vout Vp     Vs=0 = AOL Zβ//ZL Zout+ Zβ//ZL (2.6) γ =     Vout Vs     Vp=0 (2.7)

Nell'espressione di A, con Zβ è intesa la resistenza vista dal generatore Vo.

Notare che in caso di amplicatori a mosfet, che intrinsecamente presentano un'alta impedenza d'ingresso, βN ' β∗. Le precedenti relazioni, in

particola-re la (2.4) e la (2.6), possono esseparticola-re utilizzate in fase di progetto per decideparticola-re come dimensionare il guadagno ad anello aperto dell'amplicatore operazio-nale. Il primo step è decidere il guadagno ideale ad anello chiuso, e quindi la topologia ed il dimensionamento della rete di retroazione. Poi bisogna scegliere, in base all'applicazione, il massimo errore tollerabile sulla funzione di trasferimento e dimensionare il guadagno ad anello aperto in modo che l'errore relativo resti sotto la soglia scelta per le peggiori condizioni di carico. L'errore relativo sul guadagno si trasmette direttamente in errore relativo sulla tensione di uscita, motivo per cui se ad esempio necessito di un settling time allo 0,5% rispetto al valore ideale di regime, allora l'errore di guadagno deve essere almeno inferiore allo 0,5%. Come si nota dalla (2.6), il valore del parametro A presente nel calcolo dell'errore, può essere molto più piccolo di AOL se la resistenza di uscita è elevata. Solitamente questo è proprio il

caso di amplicatori operazionali integrati, i quali in genere non utilizzano uno stadio nale a source comune per ridurre la Zout perché limiterebbe la

dinamica della tensione d'uscita.

In amplicatori a singolo stadio, questo problema è particolarmente sen-tito perché il guadagno in continua ad anello aperto è interamente adato all'alta impedenza del nodo di uscita.

Figura 2.4: Circuito equivalente Norton di un amplicatore a singolo stadio ad anello aperto in continua

AOL=     Vo Vd     = GmZout (2.8)

Sostituendo la (2.8) nella (2.6), considerando Zout>> Zβ//ZL si ottiene:

A =     Vout Vp     Vs=0 = GmZout Zβ//ZL Zout+ Zβ//ZL ≈ Gm(Zβ//ZL) (2.9)

e dunque il guadagno A che va ad attenuare l'errore relativo è molto basso rispetto ad AOL. In ambito SC vengono utilizzati condensatori sia nelle

retroazioni che come carico, per cui dal punto di vista del guadagno non caricano il nodo di uscita e permettono di mantenere A molto simile ad AOL anche in amplicatori a singolo stadio, che in genere hanno vantaggi

riguardanti consumo e compatezza.

In amplicatori operazionali a due stadi invece, l'eetto caricante è sor-montabile anche in presenza di carichi resistivi, perché la porzione di guada-gno ad anello aperto adata al primo stadio non è inuenzata dal carico.

Figura 2.5: Circuito equivalente Norton di un amplicatore a due stadi ad anello aperto in continua AOL=     Vo Vd     = Gm1Gm2Zout1Zout2 (2.10)

Dunque A nel caso peggiore di impedenza di carico piccola rispetto a Zout2

vale comunque:

A = Gm1Gm2Zout1ZL (2.11)

che può esser dimensionato per essere un numero sucientemente grande senza richiedere valori eccessivi ai termini che lo compongono.

2.2 Prodotto guadagno banda

Il prodotto guadagno banda (GBW) di un amplicatore, è un parametro di piccolo segnale ed è molto utile se è possibile considerare che la risposta ad anello aperto dell'amplicatore sia a polo dominante, ovvero del tipo:

AOL(f ) =

A0

1 + j2πf /fp

(2.12) dove fp è la frequenza del polo e A0 il guadagno in continua. Sotto questa

ipotesi, allora il prodotto GBW = A0fp rappresenta la frequenza f0 alla

quale il guadagno dell'amplicatore è diventato unitario, ed è inoltre possibile calcolare la banda fH a -3dB dell'amplicatore chiuso in reazione tramite:

con β ottenuto seguendo la (2.5). Conoscere la banda fH del sistema

rea-zionato, è utile per descrivere l'evoluzione temporale per piccoli segnali dato che la costante di tempo con cui evolve esponenzialmente l'uscita è:

τ = 1 2πfH

(2.14) Per amplicatori operazionali a singolo stadio, il prodotto guadagno banda dipende direttamente dal carico visto dall'uscita e può essere stimato tramite il circuito equivalente in gura 2.6, nel quale CLeq identica il carico

capa-citivo visto dall'uscita, comprendente sia la rete di retroazione che il carico vero e proprio.

Figura 2.6: Circuito equivalente Norton di un amplicatore a singolo stadio con carico capacitivo

Il polo dominante fp è dato dalla resistenza di uscita e dalla capacità

equivalente di carico.

fp =

1

2πZout1CLeq (2.15)

Ricordando l'equazione (2.8) il GBW di un amplicatore a singolo stadio allora vale:

GBW = Gm1 2πCLeq

(2.16) Analizzando ora gli amplicatori operazionali a due stadi, l'espressione del prodotto guadagno banda, come anche quella dello slew rate, dipende dal tipo di compensazione eettuata per ottenere la stabilità. La tecnica più diusa è la compensazione di Miller, che si realizza applicando una capacità in serie ad una resistenza fra l'uscita del primo stadio e l'uscita del secondo. Per questa famiglia di amplicatori il circuito equivalente per la determinazione del GBW è quello in gura 2.7

Figura 2.7: Circuito equivalente Norton amplicatore a due stadi con compensazione di Miller

Trascurando la resistenza in serie al condensatore, rispetto all'impedenza vista verso sinistra e verso destra per basse frequenze, e trascurando la parte capacitiva di Zout1 e Zout2, la frequenza del polo dominante vale:

fp =

1

2πRout1Rout2Gm2Cc

(2.17) per cui, utilizzando la (2.10)

GBW = A0fp =

Gm1

2πCc

(2.18)

2.3 Stabilità

La stabilità di un amplicatore quando chiuso in reazione, è una richiesta fondamentale in ogni applicazione che non sia la realizzazione di un'oscillatore o un latch e può essere studiata analizzando la quantità βA. Al ne di ottenere un circuito stabile, bisogna garantire che per nessuna frequenza si verichino contemporaneamente queste due condizioni:

|βA| > 1

6 _{βA = 0} (2.19)

Anché il sistema sia stabile in continua dove |βA| >> 1, è necessario che il βA sia negativo e dunque, per frequenze prossime allo zero la fase tende a -180◦_{. Nel caso in cui l'operazionale abbia una funzione di trasferimento}

ad anello aperto a polo dominante, la stabilità per ogni frequenza può es-sere raggiunta facendo in modo che alla frequenza f0 = GBW, alla quale il

margine di fase φm, tale da garantire la stabilità anche rispetto alla

variabi-lità dei componenti. Un ampio margine di fase evita nella risposta a gradini di tensione fenomeni di overshoot e ringing, che potrebbero far aumentare il settling time in maniera indesiderata. Di solito negli amplicatori il β è implementato con una rete di retroazione passiva, di sole resistenze o di soli condensatori, per le quali vale |β| ≤1 e piatto in frequenza. Fra tutte le situazioni possibili, la peggiore per la stabilità è quella a guadagno unitario in cui |β|=1, perché |β| <1 aiuta la stabilità riducendo il modulo del gua-dagno d'anello βA senza alterarne la fase. Dunque, una volta assicurata per la congurazione a guadagno unitario sarà garantita anche per tutti gli altri casi. Ipotizzando che, la fase del βA in f0 sia inuenzata da un unico altro

polo non dominante f2, allora è possibile esprimere il margine di fase come:

φm = π − π 2 − arctan  f0 f2  = arctan f2 f0  (2.20) La tabella seguente riporta alcuni valori del margine di fase al variare di σ = f. 2/f0.

Figura 2.8: Margine di fase al variare di σ

Nel caso reale poi sono presenti ulteriori singolarità che vanno a peggiorare il margine di fase. Se però queste sono abbastanza distanti da f2, il loro

contributo è trascurabile. A livello progettuale φm è in stretta relazione con

il prodotto guadagno banda, in particolare il parametro σ = f2/f0 deve essere

realizzato abbastanza grande da garantire un margine suciente.

In amplicatori operazionali a singolo stadio, dato che non ci sono capaci-tà interne di compensazione, il secondo polo f2 è originato dalla capacità dei

transistori. Per questo motivo la sua espressione dipende fortemente dalla topologia del circuito e non esiste un'espressione generale; di volta in volta è necessario studiare l'architettura, per capire quale sia il transistore che genera la prima singolarità dopo il polo dominante e dimensionarlo adeguatamente, o quantomeno vericare che la singolarità introdotta sia ad una frequenza che garantisca un buon margine di fase.

Per la famiglia di amplicatori operazionali a due stadi compensati con Miller, invece è possibile giungere ad un'espressione di f2 che prescinda dalla

specica topologia impiegata per realizzare i due stadi. La gura 2.10 mette in evidenza anche le capacità C1 e C2, che rappresentano rispettivamente la

capacità vista dall'uscita del primo stadio e la capacità vista dall'uscita del secondo comprensiva del carico.

Figura 2.10: Circuito equivalente amplicatore due stadi per il calcolo di f2

La frequenza f2 ha la seguente espressione:

f2 ' Gm2 2π(C1+ C2)  1 + Cs Cc −1 (2.21) Dove Cs è la serie della C1 e della C2. In molti casi la capacità di carico

CL, inclusa nella C2, è maggiore sia delle altre capacità che quest'ultima

schematizza, sia della C1che raggruppa l'eetto delle capacità dei transistori.

Approssimando l'espressione diventa: f2 '

Gm2

Ricordando la (2.18), si riesce a riscrivere il GBW inserendo la specica sulla stabilità.

GBW = Gm2 2πσCL

(2.23) Notare che la capacità di compensazione introduce anche uno zero fz oltre

al polo dominante. fz = 1 Cc  1 Gm2 − R  (2.24)

che può essere spostato in alta frequenza dimensionando R = 1/Gm2.

2.4 Slew rate

La massima pendenza della tensione di uscita è chiamata slew rate(sR). Se

applichiamo un ampio gradino di tensione ad un amplicatore operazionale retroazionato, la risposta inizialmente è costituita da una rampa di pendenza sR che, specialmente per grandi segnali è molto più piccola che nel caso di

una risposta puramente lineare. In particolare l'amplicatore entra in questa fase quando la derivata della tensione di uscita supera il valore dello slew rate del nostro amplicatore. Ad esempio, per una sinusoide a frequenza f, la massima tensione di output VM per la quale il circuito resta in regime lineare

vale:

max(VM) =

sR

2πf (2.25)

Quando la tensione si avvicina al valore di regime, lo stadio di ingresso esce dalla saturazione e l'evoluzione rientra nella fase lineare. In casi in cui il gradino di ingresso è particolarmente ampio, buona parte del transitorio viene speso in slew rate e il settling time ha come espressione approssimata:

ts =

∆Vo

sR

(2.26) in cui ∆Vo è l'ampiezza dello step che l'uscita deve compiere. Ai ni di

dimensionare o comunque stimare il settling time, lo slew rate è un parametro importante di cui tenere di conto. Nella maggior parte dei casi l'ingresso degli amplicatori è costituito da una coppia dierenziale e lo slew rate è in stretta relazione con la corrente I0 che la polarizza.

In caso di amplicatori a singolo stadio l'espressione esatta di sR

dipen-de dalla topologia, ma comunque, considipen-derando un carico capacitivo CL, è

proporzionale al rapporto I0/CL. Per amplicatori due stadi compensati con

Figura 2.11: Amplicatore due stadi in fase di slew rate

Il sistema, se il primo stadio è saturo e siamo a frequenze maggiori del polo dominante, si comporta circa come un integratore. Lo slew rate, nell'ipotesi che il secondo stadio riesca a portare una corrente pari alla somma di I0 più

la propria di riposo, vale:

sR= max     dvout dt     = I0 Cc (2.27) Che si tratti di un amplicatore ad uno o a due stadi, come già accennato lo slew rate dipende dalla massima corrente erogabile dalla coppia dieren-ziale in ingresso, che è equivale alla corrente di riposo che la polarizza, e dunque sR è un parametro strettamente legato al consumo. Notare che non

è una specica indipendente nemmeno dal prodotto guadagno banda, dato che quest'ultimo dipende dalla transconduttanza della coppia d'ingresso (che è funzione della corrente di polarizzazione). Inoltre sia sR che GBW

dipen-dono dalle capacità di carico e/o di compensazione e quindi presentano anche un trade-o con la stabilità dell'amplicatore.

2.5 Settling time

Una volta garantito un buon margine di fase che assicuri stabilità ed evi-ti overshoot, e un'errore di guadagno trascurabile, il settling evi-time dipende principalmente da slew rate e GBW. Da quanto detto dalle sezioni precedenti queste due speciche non sono indipendenti e sono in stretta correlazione con il consumo dell'amplicatore. Per adesso, non sono state ricavate equazioni per il transitorio comprendenti sia la fase di slew che quella lineare e non sono state fatte considerazioni su quale sia il dimensionamento dell'amplicatore che comporta, a parità di consumo, il mix migliore delle due fasi e la mini-mizzazione del tempo di assestamento. In questo paragrafo viene proposto un modello di settling time, che cerca di trovare un'espressione, in funzione

di parametri adimensionali dipendenti dalla topologia del circuito, utile per confrontare dierenti architetture, e per determinare un ottimo in termini analitici da tradurre poi in scelte progettuali.

2.5.1 Modello per il settling time

Il circuito preso in riferimento per il calcolo del settling time, gura 2.12, è adatto per descrivere il transitorio del trasferimento di carica da CS a CF

sia che il terminale di ingresso VS sia commutato fra due tensioni, sia che

la capacità CS sia precaricata ad un certo valore di tensione. Lo studio

è stato eettuato su questa topologia perché può schematizzare, oltre che al transitorio di un amplicatore SC, anche quello di un integratore SC. In più, per le versioni fully-dierential, si può utilizzare comunque questo circuito single-ended per studiare il comportamento a modo dierenziale. L'amplicatore viene considerato per questa trattazione privo di errore di guadagno e con un'impedenza di ingresso innita. All'istante t = 0 viene supposto l'arrivo di un gradino di tensione di ampiezza ∆VS.

Figura 2.12: Circuito di riferimento per il modello del settling time

Per t < 0 la situazione, senza perdere generalità, può essere supposta:    VS = 0 Vin = 0 Vo= VoQ (2.28) Per t = 0+ _{si ha:}    VS ≡ VS(0) = ∆VS Vin≡ Vin(0) = ∆VS Vo ≡ Vo(0) = VoQ+ ∆VS (2.29) Per la conservazione della carica è possibile scrivere:

Utilizzando la (2.29) e supponendo che il segnale in ingresso resti costante dopo lo scalino, si può giungere a:

Vo− V0Q = −∆VS CS CF + Vin CS+ CF CF (2.31) dalla quale si può ricavare che l'incremento di tensione a regime, rispetto a V0Q, dovuto al gradino d'ingresso vale:

∆Vo(∞) = −∆VS

CS

CF

(2.32) Dunque, l'errore residuo sulla tensione di uscita, in un qualsiasi istante del transitorio può essere legato al valore residuo della tensione Vin in ingresso

all'amplicatore:

Vεo= Vo− V0Q− ∆Vo(∞) = Vin

CS+ CF

CF

(2.33) e visto che, come detto, la tensione di ingresso a regime tende a zero, la Vin

coincide anche con l'errore residuo sulla Vin stessa, quindi si può scrivere:

Vεin = Vεo

CF

CS+ CF

(2.34)

Riferendosi alla gura 2.13 nell'intervallo di tempo [0,tSR] l'amplicatore

è in slew rate. Chiamata Iomax la massima corrente erogabile in uscita allora:

dVo

dt = Iomax

CS+ CF

CSCF

(2.35) La (2.35)può essere riportata in termini di tensione d'ingresso all'amplica-tore tramite la (2.34) dVin dt = Iomax CS (2.36) Supponendo che dopo l'istante tSR, in cui l'ingresso raggiunge la tensione di

saturazione della coppia dierenziale VDmax, l'amplicatore rientri

immedia-tamente nella zona lineare, si può trovare un'espressione approssimata per tSR.

tSR = (∆VS− VDmax)

CS

Iomax

(2.37) Da qua in poi il transitorio evolve esponenzialmente secondo la costante di tempo stabilita dalla banda dell'amplicatore. Ipotizzando che l'amplica-tore operazionale sia a singolo stadio (l'analisi poi potrà essere trasportata su amplicatori a due stadi con poco sforzo), allora la costante di tempo ricordando i risultati della sezione 2.2 vale:

τ = 1

2πβGBW = CLeq

βGm

(2.38) Per questa congurazione di amplicatore il carico equivalente è la serie delle due capacità di retroazione e β=CF/(CF + CS), dunque:

τ = Cs Gm

(2.39) Il tempo di evoluzione lineare tlinnecessario per arrivare ad avere una tensione

residua in ingresso Vεin è dato da:

tlin = τ ln

 V_Dmax Vεin



(2.40) Questa espressione può essere riscritta in termini di errore relativo sulla variazione della tensione d'uscita a regime usando la (2.34) e la (2.32)

tlin = CS Gm ln VDmax Vεo CF + CS CF  = CS Gm ln VDmax ∆VS CF + CS CF 1 εR  (2.41)

La transconduttanza Gm dell'amplicatore può essere espressa in funzione

della transconduttanza della coppia di mosfet d'ingresso gm1 introducendo

il parametro kG.

Gm = kGgm1 = kG

ID1

VT E1 (2.42)

VT E è una tensione, denita in [2], chiamata tensione termica ecace.

Tal-volta, in articoli scientici, un fattore che compare nel valutare l'ecienza di un circuito è Gm/ID = 1/VT E perché quantica la capacità, a parità di

corrente, di ottenere una transconduttanza elevata, spesso necessaria per ri-chieste sulla banda o sul rumore. In riferimento al singolo transistore VT E è

denita:

 



(VGS− Vt)/2 M OSF ET in f orte inversione

mVT M OSF ET in debole inversione

VT BJ T

(2.43)

Figura 2.14: Andamento della VT E in base alla polarizzazione

Dalla gura 2.14, la VT E di un transistore BJT è sempre più piccola di

quella di un MOSFET (il parametro m è maggiore di 1), per cui, da questo punto di vista, i transistori bipolari sono più ecienti.

Tornando alla trattazione del settling time, a questo punto vengono de-niti i seguenti parametri adimensionali:

α = Iomax Isupply (2.44) r = Isupply ID1 (2.45) γ = VDmax VT E1 (2.46)

kv =

∆VS

VDmax

(2.47) Supponendo che il gradino in ingresso sia abbastanza ampio da mandare l'amplicatore in slew rate, ttot è tSR e tlin. Sostituendo nelle espressioni

ricavate i parametri appena introdotti si giunge a: ttot = ∆VSCS Isupply  r γkvkG ln  1 kvεR CF + CS CS  + 1 α  1 − 1 kv  (2.48) Il signicato dei vari parametri deniti è il seguente:

α: modella l'ecienza di slew rate dell'amplicatore, più è grande α più è grande la massima corrente in uscita a parità di corrente consumata a riposo. kv: confronta l'ampiezza del gradino in ingresso ∆VS con il range di linearità

dell'amplicatore VDmax. Per fare una stima del settling time conviene

rife-rirsi al worst case e considerare l'ampiezza massima per il gradino d'ingresso. Notare che questo parametro dipende dal dimensionamento della coppia dif-ferenziale in ingresso attraverso il range di linearità.

kG: misura la capacità della topologia dell'amplicatore nell'ottenere un alto

Gm complessivo a parità di transconduttanza dei dispositivi d'ingresso.

r: quantica la corrente di alimentazione richiesta dalla topologia a pari-tà di corrente nei dispositivi d'ingresso.

γ: mette in relazione il range di linearità in ingresso con la tensione ter-mica ecace VT E = ID/gm dei transistori d'ingresso. In forte inversione

possiamo considerare VDmax =

√

2(VGS− Vt)e VT E = (VGS− Vt)/2 e dunque

γ ≈ 2.8. In debole inversione invece VT E = mkBT /q, VDmax = 4VT E e quindi

stavolta γ = 4. La variabilità di questo parametro è molto limitata.

Il termine (CS + CF)/CS = 1 + A−1, in cui A = CS/CF è il guadagno

dell'amplicatore, può essere prossimo ad uno negli impieghi classici in cui il circuito deve amplicare. In un convertitore analogico digitale delta-sigma invece, gli integratori presenti nell'anello in genere attenuano il segnale, per cui questo fattore tende ad aumentare il settling time.

l'espressione del tempo lineare può essere riscritta come: tlin = τ ln  VDmax Vεin  = GM 1 Cc ln VDmax Vεin  (2.49) Denendo λ = CC/CL ed utilizzando gli stessi parametri deniti in

prece-denza, con la sola dierenza che nel kG con Gm complessivo si intende il Gm

complessivo del primo stadio, si giunge ad un'equazione molto simile a quella per amplicatori operazionali ad unico stadio.

ttot−2stadi = ∆VSCS Isupply  rλ γkvkG ln  1 kvεR CF + CS CS  + 1 α  1 − 1 kv  (2.50) Il valore di λ dipende dall'architettura e dal margine di fase che si vuole ottenere.

2.5.2 Ottimizzazione del settling time

A questo punto, avendo un modello per il settling time l'obiettivo è di cercare il set di parametri che minimizzi la durata del transitorio. Già osservando la (2.48) si nota che all'aumentare di kv, kG, α a parità di gradino di tensione

in ingresso, consumo di corrente e capacità, il tempo complessivo diminuisce. Per cercare di quanticare l'impatto dei vari parametri sono state eettuate alcune analisi numeriche, svolte mediante programmi scritti nel linguaggio Python, con l'aggiunta dei moduli scientici numpy, scipy e matplotlib. I graci seguenti riportano il settling time normalizzato rispetto alla quantità ∆VSCS/Isupply, in funzione del parametro riportato in ascissa e mantenendo

Figura 2.15

Dalla gura 2.15 si nota che un miglioramento sostanziale nelle prestazioni si ha no ad un valore di Kv di qualche decina, da lì in poi il benecio tende

a saturare. Di fatto il graco ci sta dicendo che l'amplicatore è tanto più veloce quanto più grande è la frazione di tempo in cui il sistema rimane nell fase di slew rate. A livello intuitivo quest'osservazione è confermata dal fatto che, in questa fase, l'uscita ha la massima pendenza permessa e dunque ai ni di minimizzare il transitorio è meglio eettuare la maggior parte dello swing di tensione in questa regione. Come ulteriore conferma, il valore limite del settling time normalizzato facendo tendere Kv all'innito è

1/α e corrisponde ad un amplicatore che esegue tutto il transitorio in fase di slew rate. Ragionando in termini circuitali la minima VDmaxrealizzabile in

una coppia dierenziale si aggira intorno ai 100mV, per cui considerando un gradino d'ingresso ∆VS=2V si ottiene kv=20, che è già circa il valore dopo il

Figura 2.16

La gura 2.16 evidenzia gli eetti dell'ecienza di slew rate α. Anche qua la situazione è simile alla precedente, dopo un certo valore il vantaggio ottenuto nell'aumentare il parametro tende a saturare. Il valore asintotico stavolta, è semplicemente il tempo lineare normalizzato, visto che un'ampli-catore con α innito esegue istantaneamente la fase di slew rate. La curva suggerisce che avere almeno α = 4 aiuti di parecchio a ridurre il transitorio. Da entrambi i graci è possibile estrapolare inoltre che il settling time, nella zona dove domina la porzione di tempo lineare, quindi per kv piccolo o α

grande è inversamente proporzionale al kG. L'errore relativo richiesto sulla

tensione di uscita invece, a meno che il suo valore non venga fatto variare di almeno due ordini di grandezza, non inuenza particolarmente il ruolo dei parametri α, kG, kv appena discussi.

2.5.3 Modello del settling time con circuito di slew rate

enhancement

Nelle classiche topologie di amplicatore operazionale, la massima corrente erogabile è generalmente minore della corrente consumata nel punto di ripo-so, il che risulta in α ≤1. Un'idea allora può essere quella di implementare α maggiore di uno aggiungendo un circuito ausiliario, in parallelo all'ampli-catore principale, che eroghi molta corrente nella sola fase di slew rate e che staticamente abbia bassi consumi. Cercando nella letteratura scientica un circuito che fa al caso nostro è quello descritto da Nagaraj in [9]. Per il momento la trattazione resterà del tipo system level; nel capitolo 3 si