La con gurazione per la misura del settling time è la stessa utilizzata in sezione 3.2.2 e di nuovo i tempi sono rilevati con lo script Python dalle tracce esportate dal simulatore elettrico, stavolta però impostando l'errore relativo a εR = 2 × 10−4. Il circuito di SRE è stato testato nelle seguente versioni, a
ciascuna delle quali è stata assegnata una sigla per praticità.
• versione con consumo 5% della corrente totale e specchio 60 in salita (SRE-a)
• versione con consumo 30% del totale e specchio 20 in salita (SRE-b) • versione con condensatore di entrambe le precedenti (SRE-aC) e (SRE-
bC)
• versione ideale (SRE-I)
Per tutte le versioni è sottinteso che in parallelo ci sia l'ampli catore recycling folded cascode. I tempi poi sono stati messi a confronto anche con quelli del RFC senza l'utilizzo di circuiti ausiliari. Il condensatore C è stato scelto, dopo alcune prove preliminari, di 200fF.
CS=4pF CF=16pF tsettling (ns) CS=16pF CF=64pF tsettling (ns) SRE-a 142 SRE-a 480 SRE-b 131 SRE-b 379 SRE-aC 76 SRE-aC 457 SRE-bC 83 SRE-bC 362 SRE-I 85 SRE-I 341 RFC 274 RFC 1121
Figura 3.20: Transitorio della tensione di uscita per un gradino di 4V in ingresso e capacità di carico CS = 4pF e CF = 16pF
Dai risultati della tabella 3.6, è immediato osservare che la presenza del cir- cuito di slew rate enhancement eettivamente migliora il tempo di settling del RFC. Se CS e CF sono grandi, e come nella simulazione lo è anche il kv in
conseguenza dell'ampio gradino d'ingresso, è preferibile il circuito SRE-b ri- spetto a quello SRE-a perché riesce a portare complessivamente più corrente. Per capacità di carico più piccole, il vantaggio introdotto da SRE-a e SRE-b è limitato: siamo nella condizione in cui il ritardo di accensione degli spec- chi del circuito ausiliario è signi cativo. La gura 3.21 mostra l'andamento, durante la commutazione, della tensione sul drain di M4 (coincidente con la VG del transistore di uscita) e della corrente di M7 per il circuito SRE-a.
Utilizzando CS = 4pF, CF = 16pF, la corrente non ha tempo su ciente
per andare a regime e si ferma a 60 µA; ingrandendo le suddette capacità invece riesce ad arrivare a circa 170 µA che è più o meno il valore stabilito in fase di progetto. Inserendo il condensatore C, gura 3.22, anche tornando a capacità CS,CF piccole, il circuito è velocissimo ad accendersi ed eroga
molta corrente. Per queste ultime condizioni infatti, SRE-aC e SRE-bC sono i più rapidi: riescono per no a superare il circuito SRE-I che,pur non aven-
do ritardi di commutazione, ha la massima corrente erogabile ssata ad un valore minore di quella raggiunta da SRE-a nel gra co 3.22. Il vantaggio del condensatore C viene perso aumentando CS e CF: probabilmente l'iniezio-
ne iniziale di carica diventa meno signi cativa su un transitorio più lungo. Le forme d'onda della gura 3.20 suggeriscono che, al contrario di quanto ipotizzato, la presenza del condensatore anticipi l'interdizione del circuito di SRE. La tensione ideale alla quale dovrebbe spegnersi il circuito ausiliario, è quella corrispondente allo spigolo localizzato circa all'istante 530ns nel tran- sitorio di SRE-I. La pendenza delle curve di SRE-aC e SRE-bC invece inizia ad addolcirsi per valori di tensione precedenti. Potrebbe venire in mente di aumentare le dimensioni di C per spostare in avanti lo spegnimento. Il valore di C però, prima di questa prova di confronto con gli altri circuiti, è stato fatto variare per determinare il miglior dimensionamento. Il minore settling time è stato raggiunto proprio per 200fF con poca dierenza rispetto ai casi 100fF e 300fF. Quest'ultima analisi sul condensatore, non ha portato a delle regole precise sulla scelta di C in base a carico, dimensione dei transistori e corrente di polarizzazione. In questo speci co caso il dimensionamento è a dato in maggior parte alle simulazioni elettriche.
Figura 3.21: Entrambe le gure si riferiscono al circuito SRE-a (a) gradino in ingresso di 2V e capacità CS = 4pF CF = 16pF (b) gradino in ingresso di 4V e
Figura 3.22: VDM 4 e IDM 7 per il circuito SRE-aC con gradino di 2V, capacità
CS = 4pF CF = 16pF e C = 200fF
Riassumendo, per ampi segnali d'ingresso che mandano l'ampli catore in "profondo" slew rate, il circuito RFC con SRE-bC in parallelo, a parità di potenza consumata, è almeno tre volte più veloce del solo RFC, che a sua volta è stato decretato circa due volte più rapido del classico FC anche per piccoli segnali. I tempi del solo RFC, se confrontati con quelli successivi all'aggiunta di SRE-a o SRE-b, per le condizioni carico che permettono di trascurare i ritardi di accensione, rispettano le proporzioni stabilite dal gra- co della sezione 2.5.3 validando il modello proposto. (Il gra co si riferiva al FC, ma è valido anche per un RFC dato che entrambi i termini del rapporto scalano semplicemente di un fattore due).
Capitolo 4
Applicazioni Delta Sigma
In questo capitolo, dopo la descrizione del funzionamento di un modulatore Delta-Sigma ideale, saranno arontate le problematiche introdotte dall'uti- lizzo di ampli catori reali per implementare il circuito. L'obiettivo prin- cipale di tutta l'analisi è di trovare delle regole pratiche che, in funzione della risoluzione e della banda del segnale d'ingresso, aiutino a progettare l'ampli catore.
4.1 Funzionamento in breve di un ADC Delta-
Sigma
Il convertitore analogico digitale (ADC) Delta-Sigma appartiene alla fami- glia dei convertitori oversampling, i quali hanno come caratteristica prin- cipale quella di campionare l'ingresso ad una frequenza maggiore di quella strettamente richiesta dal teorema di Nyquist. Inoltre, l'output corrente non dipende solamente dall'ingresso in un dato istante, ma è funzione anche di tutti quelli precedenti. Rispetto ai convertitori Nyquist rate, con i quali non si ottengo bene ci nel campionare ad una banda maggiore del doppio di quel- la del segnale, gli oversampling riescono a raggiungere risoluzioni più elevate richiedendo meno precisione sul matching dei componenti impiegati. Un con- vertitore Delta-Sigma è costituito da un modulatore seguito in cascata da un ltro digitale decimatore. Il modulatore più semplice possibile è quello di ordine uno ra gurato in 4.1.
Figura 4.1: (a)modulatore delta sigma del primo ordine (b) modello lineare nel dominio z
L'ADC presente nel loop di reazione è solitamente ad un solo bit. Nel mo- dello lineare del modulatore l'errore introdotto dalla quantizzazione è schema- tizzato come un errore additivo E(z). Se il segnale d'ingresso è abbastanza attivo, E(z) può essere considerato con densità di probabilità costante fra [−∆/2; ∆/2], in cui ∆ è la distanza fra due soglie successive dell'ADC usato nel loop. Supponendo che l'ADC sia single ended, alimentato [+Vref; −V ref]
e abbia n bit, ∆ vale:
∆ = 2Vref se n = 1
∆ = 2Vref
2n se n > 1
(4.1) La potenza dell'errore di quantizzazione è:
σe2 = Z ∆/2 −∆/2 x2 ∆dx = ∆2 12 (4.2)
Lo spettro del rumore di quantizzazione Se(f ), può essere considerato bianco
e compreso in un intervallo [fs/2; −fs/2] intendendo con fs la frequenza di
campionamento. L'uscita V(z) del modulatore, scritta in funzione dei due ingressi, è:
V (z) = U (z) + (1 − z−1)E(z) (4.3) Dalla (4.3), il segnale d'ingresso passa inalterato verso l'uscita mentre il rumore di quantizzazione viene ltrato con una funzione di trasferimento N T F = 1−z−1. Riportandosi nel dominio della frequenza con la sostituzione z = e−j2πf Ts:
Figura 4.2: ltraggio subito dal rumore di quantizzazione
La potenza totale di rumore di quantizzazione presente nella banda del segnale Bs può essere calcolata nel seguente modo:
σQ2 = Z Bs −Bs Se(f )|N T F |2df = π2∆2 OSR3 (4.5) In cui OSR = fs
2Bsè il fattore di oversampling. Ponendo che venga utilizzato
un ADC a singolo bit e che in ingresso ci sia una sinusoide di ampiezza Vref,
allora il rapporto segnale rumore di quantizzazione (SQNR) vale: SQN R = P 2 u σ2 Q = 9OSR 3 2π2 (4.6)
Il numero e cace di bit (ENOB) ottenibili dalla tensione di uscita del mo- dulatore, anche indicata come bitstream, può essere stimato con:
EN OB = SN DRdB − 1.76
6.02 (4.7)
Il SNDR è il rapporto segnale rumore comprensivo anche delle distorsioni e del rumore termico, nel caso ideale SNDR e SQNR coincidono. Utilizzando un loop del primo ordine, ogni raddoppio del fattore di oversampling corri- sponde in rapporto segnale rumore a guadagnare 1.5 bit. Il ltro digitale decimatore, posizionato in cascata al modulatore, si occupa di implementare il ltraggio passa basso della bitstream a singolo bit ottenendo, a partire da questa, uno stream di parole digitali aventi la risoluzione nale desiderata e frequenza di aggiornamento pari a fS/OSR. Questa frequenza deve natu-
ralmente essere pari ad almeno due volte la banda del segnale per rispettare il teorema del campionamento. Il ltro deve avere una risposta tale da ab- battere il rumore di quantizzazione che fuori dalla banda del segnale è stato
enfatizzato dalla NTF. Per ottenere risoluzioni elevate senza eccedere con il fattore di oversampling, è possibile sia aumentare l'ordine del modulatore, sia utilizzare un ADC e un convertitore digitale analogico (DAC) multi-bit all'interno del loop. La seconda strada non è semplice da seguire perché le non linearità nel DAC di feedback si traducono in un analoga non linearità dell'intera conversione. Questo eetto è dovuto al loop di reazione che cerca di forzare il segnale riportato in feedback ad essere uguale a quello d'ingres- so. Quindi, se il DAC è non lineare, il suo ingresso dovrà essere distorto per dare il segnale di feedback giusto e purtroppo l'ingresso del DAC coincide con l'uscita del modulatore. Per ovviare a questo problema esistono stra- tegie DEM (Dynamic Element Matching) che scambiano continuamente gli elementi che costituiscono il DAC ottenenedo, in media, un abbattimaneto della non-linearità. Un DAC a singolo bit, essendo intrinsecamente linea- re, risolve questa problematica. Aumentare l'ordine del modulatore invece è un'operazione abbastanza semplice.
Figura 4.3: modello lineare di un modulatore Delta-Sigma del secondo ordine
Utilizzando le stesse ipotesi del caso del primo ordine, per un modulatore del secondo, si arriva al seguente rapporto segnale rumore, nel quale ogni raddoppio di oversampling corrisponde ad un incremento di 2.5 bit nella risoluzione.
SQN R = 15OSR
5
Figura 4.4: confronto SQNR di un modulatore primo e di uno secondo ordine
Si potrebbe pensare di proseguire ancora nell'aumentare l'ordine del loop, però mano a mano che questo cresce, compaiono problemi legati alla stabili- tà, non arontabili analiticamente in forma chiusa, che richiedono numerose simulazioni per stimare il range di ingressi consentiti al modulatore. Per un modulatore del secondo ordine invece, prendendo di rifermento il modello li- neare, Hein e Zakhor in [7] sono riusciti a trovare delle espressioni analitiche per valutare il valore delle uscite degli integratori che, nel modello utilizzato, coincidono con i blocchi 1/1−z−1. In caso di ingresso in continua di ampiezza
normalizzata u<1, i limiti raggiungibili valgono:
|x1| ≤ |u| + 2 (4.9)
|x2| ≤
(5 − |u|)2
8(1 − |u|) (4.10)
dove x1 è l'uscita del primo integratore, x2 quella del secondo. Per ingressi
che si avvicinano all'ampiezza massima, l'uscita del secondo integratore tende a divergere; in un caso reale tenderebbe a saturare. É vero che questi vincoli si applicano solo ad un segnale in continua, ma è comunque saggio limitare il range delle ampiezze in ingresso a |u|<0.8 considerando che un segnale lento comunque potrebbe produrre eetti simili alla continua. Un modulatore reale include dei coe cienti fra un blocco e l'altro che servono sia per scalare le uscite degli integratori, mitigando il problema della saturazione, sia per modi care la NTF e STF.
Figura 4.5: Modulatore di Boser Wooley
L'architettura presa in esame nelle sezioni successive è quella di Boser Wooley di gura 4.5 che utilizza integratori ritardati, permettendo agli am- pli catori impiegati di settarsi in maniera indipendente l'uno dall'altro. I coe cienti sono stati scelti b=1m a1=0.5 a2=0.5 perché consentono di avere la NTF e STF uguale a quelle del modello lineare.