Indice
Introduzione
1.1 Teoria della PET pag. 1
1.1.1. Teoria della ToF-PET pag. 3
1.1.1.1. Combinazione PET-MRI pag. 6
1.2 Rivelatori per PET. ToF-PET e PET-MRI pag. 7
1.2.1. Rivelatori per PET pag. 7
1.2.2. Rivelatori pet ToF-PET pag. 10
1.2.2.1. Fotodiodi a valanga pag. 11
1.2.2.2. I fotomoltiplicatori al silicio pag. 12
1.2.3. Rivelatori per PET-MRI pag. 13
Convertitore tempo-digitale: architettura e funzionamento
2.1 Introduzione pag. 15
2.2 Parametri caratteristici pag. 16
2.3 Architettura a singolo contatore pag. 20
2.4 Architetture analogiche pag. 21
2.4.1. Convertitore tempo ampiezza e ADC pag. 21
2.5 Architetture digitali pag. 23
2.5.1. Tecnica a linea di ritardo ad aggancio di ritardo pag. 23 2.5.2. Tecnica a linea di ritardo di Viener pag. 25
2.5.3. Tecnica a matrice di DLL pag. 26
Specifiche
3.1 Specifiche richieste pag. 31
3.2 Tecnica a doppia soglia pag. 32
3.3 Front-end analogico pag. 33
3.4 Informazioni generali sul TDC implementato pag. 35
Architettura proposta
4.1 Contatore sistolico pag. 37
4.1.1. CounterCell pag. 37
4.1.2. Contatore sistolico a 8 bit pag.38
4.2 DLL pag. 39
4.3 Sampler pag. 40
4.4 Canale veloce (ToF-Channel) pag. 41
4.4.1. StoreEnable pag. 42
4.4.2. MemoryCell pag. 43
4.4.3. TSmemo pag. 45
4.4.4. Interface pag. 47
4.5 Canale lento TOT-Channel pag. 49
4.5.1. DAQstop pag. 50
4.5.2. SlowMemoryCell pag 51
4.5.3. TsMemoSlow …pag. 52
4.5.4. InterfaceSlow pag. 53
4.6 Contatore sistolico a 12 bit pag.54
4.7 TWA-Channel pag. 56
4.7.1. CountEnable pag. 57
4.7.2. TWACounter pag.57
4.7.3. InterfaceTWA pag. 58
4.8 Processor pag. 59
4.8.1. FastProcessor pag. 60
4.8.2. Slow Processor pag. 63
4.8.3. FlagProcessot pag. 65 4.8.4. PulseProcessor pag. 66 4.8.5. PostProcessor pag.69
Implementazione Verilog
5.1 Contatore sistolico 5.1.1. CounterCell pag. 705.1.2. Contatore sistolico a 8 bit pag.71
5.2 DLL pag. 72
5.3 Sampler pag. 73
5.4 Canale veloce (ToF-Channel) pag. 76
5.4.1. StoreEnable pag. 76
5.4.2. MemoryCell pag. 77
5.4.3. TSmemoFast pag. 78
5.4.4. FastInterface pag. 80
5.5 Canale lento TOT-Channel pag. 81
5.5.1. DAQstop pag. 81
5.5.2. SlowMemoryCell pag 83
5.5.3. TsMemoSlow …pag. 83
5.5.4. InterfaceSlow pag. 85
5.6 Contatore sistolico a 12 bit pag.85
5.7 TWA-Channel pag. 86
5.7.2. TWACounter pag.87
5.7.3. InterfaceTWA pag. 89
5.8 Processor pag. 89
5.8.1. FastProcessor pag. 91
5.8.2. Slow Processor pag. 92
5.8.3. FlagProcessot pag. 93
5.8.4. PulseProcessor pag. 94
5.8.5. PostProcessor pag. 94
Implementazione Simulink
6.1 Contatore sistolico pag. 96
6.2 DLL pag. 97
6.3 Sampler pag. 98
6.4 Canale veloce (ToF-Channel) pag. 101
6.4.1. StoreEnable pag. 102
6.4.2. MemoryCell pag. 103
6.4.3. TSmemoFast pag. 105
6.4.4. FastInterface pag. 107
6.5 Canale lento TOT-Channel pag. 109
6.5.1. DAQstop pag. 111
6.5.2. SlowMemoryCell pag 112
6.5.3. TsMemoSlow …pag. 113
6.5.4. InterfaceSlow pag. 115
6.6 Contatore sistolico a 12 bit pag.117
6.7 TWA-Channel pag. 118
6.7.1. CountEnable pag. 119
6.7.2. TWACounter pag120
6.7.3. InterfaceTWA pag. 120
6.8 Processor pag. 122
6.8.1. FastProcessor pag. 122
6.8.2. Slow Processor pag. 125
6.8.3. FlagProcessot pag. 127 6.8.4. PulseProcessor pag. 129 6.8.5. PostProcessor pag. 130
