Testo n. 0 - Cognome e Nome:
UNIVERSIT `A DEGLI STUDI DI PISA - FACOLT `A DI INGEGNERIA INGEGNERIA AEROSPAZIALE: CORSO DI FISICA E ELETTRONICA
Prova n. 6 - 24/5/2004
1) Nel circuito di figura i ritardi introdotti dalle diverse porte logiche sono i seguenti: NOT - 7.95 ns, AND - 12.0 ns, NAND - 13.0 ns, NOR - 45.5 ns. Inizialmente tutti i segnali di input (A, B, C e D) assumono il valore logico 1. Ad un certo istante l’input B compie una transizione 1 → 0. In seguito a questa transizione, all’uscita Y compare un impulso (detto alea) positivo. Determinare la durata, in ns, dell’impulso di uscita.
A 0 B 22.0 C 40.0 D 58.0 E 76.0 F 94.0
2) Due numeri interi positivi a e b sono dati rispettivamente in base 2 e base 10: a = (100011110)2, b= (188)10. Determinare, in base 10, il valore della somma a + b.
A 0 B 114 C 294 D 474 E 654 F 834
3) Il circuito di figura utilizza un comparatore, un multiplexer a 3 vie e 2 posizioni e una ROM di 8 locazioni per 10 bit. La logica `e positiva, cio`e il valore logico VERO di un bit `e rappresentato dalla cifra 1, mentre la cifra 0 rappresenta il valore logico FALSO. Solo i 3 bit meno significativi degli ingressi A e B sono inviati al multiplexer. In ciascuna locazione della ROM `e caricato il valore x + ny, dove n `e l’indirizzo che va da 0 a 7, x = (149)10 e y = (107)10. L’input A, dato in base 2, vale A = (1010101010)2, mentre l’input B, dato in base 10, vale B = (381)10. Determinare l’output Y in base 10.
A 0 B 144 C 324 D 504 E 684 F 864
4) Il circuito di figura utilizza un contatore con reset sincrono, una ROM di 16 locazioni per 10 bit, due registri da 10 bit (ciascuno costituito da 10 flip-flop di tipo D con il clock in comune) e un sommatore aritmetico da 10 bit senza riporto. In ciascuna locazione della ROM `e caricato il valore x + n2, dove n `e l’indirizzo che va da 0 a 15 e x = (360)10. Il diagramma temporale in figura rappresenta la successione dei segnali di ingresso CLK e RESET. Determinare l’output Y , in base 10, all’istante t∗ identificato da una freccia nel diagramma temporale.
A 0 B 214 C 394 D 574 E 754 F 934
5) La macchina a stati finiti di figura `e dotata di due segnali di ingresso (A e B), oltre al segnale di clock (CLK), e di un bus di uscita a 10 bit (OUT). Inizialmente la macchina `e nello stato 0 e gli ingressi valgono, rispettivamente, A = 1 e B = 1. La sequenza dei segnali in ingresso `e rappresentata nel diagramma temporale di figura. Determinare, in base 10, l’uscita OUT che la macchina genera dopo 6 cicli di clock.
A 0 B 180 C 360 D 540 E 720 F 900
6) La catena di elaborazione sincrona (pipeline) di figura `e costituita da un registro di ingresso a n bit, un blocco combinatorio e un registro di uscita, anch’esso a n bit. I registri sono realizzati con flip-flop di tipo D, tutti identici tra loro e connessi allo stesso segnale di clock (CLK). I flip-flop hanno tempi di setup e di hold che valgono, rispettivamente, 6.27 ns e 4.62 ns, mentre i loro ritardi dal fronte del clock all’output Q sono di 7.67 ns. Il blocco combinatorio presenta un ritardo, tra input e output, di 63.6 ns. Supponendo che i segnali di input all’intera catena di elaborazione (IN) soddisfino i dovuti requisiti, qual `e la massima frequenza di clock, in MHz, oltre la quale il corretto funzionamento del circuito non `e pi`u garantito?
A 0 B 12.9 C 30.9 D 48.9 E 66.9 F 84.9
Testo n. 0
FISICA E ELETTRONICA Prova n. 6 - 24/5/2004
B A
C D
Y
FIGURA 1
FIGURA 3
A> B B A
C
1 0
Y
ROM
ADD[2:0]
DATA[9:0]
3 10
10
3 3
B[9:0]
A[9:0]
B[2:0] A[2:0]
Y[9:0]
10
Q
D D Q
ROM
ADD[3:0]
DATA[9:0]
10 10 F/F 10 10 F/F 10
COUNTER
N[3:0]
R
A+ B B A
10
RESET
4
Y[9:0]
CLK
CLK
FIGURA 4
RESET
t*
FISICA E ELETTRONICA Prova n. 6 - 24/5/2004
0 OUT= 0
1 OUT= 180
2 OUT= 360
3 OUT= 900
4 OUT= 720
5 OUT= 540 A
A
AB AB AB
AB
AB AB
AB
AB
AB AB A
CLK
FIGURA 5
A B
t*
Q D Q
D LOGICA
COMBINATORIA IN
CLK
n n n OUT
n
n F/F n F/F
