Capitolo 6
Sintesi della sezione digitale
6.1 Flusso di progetto di sistemi digitali
Fino a questo momento abbiamo analizzato in dettaglio le diverse architetture presentate al Cap.1, prendendone in esame le caratteristiche funzionali, i modelli Simulink e le prestazioni in fase di simulazione con MATLAB. Come mostra la Figura 6.1, il flusso di progetto di un sistema digitale [28] prevede ora la descrizione in VHDL del modello (Simulink, nel nostro caso) simulato e la generazione così di modelli RTL (Register Transfer Logic). Una volta verificato il corretto funzionamento di questi ultimi, si utilizza la loro descrizione VHDL per ottenere la sintesi del sistema digitale che vogliamo realizzare.
Nel nostro caso le sintesi considerate sono state due: quella su FPGA e quella in tecnologia CMOS, realizzate rispettivamente con ISE della Xilinx, e Synopsys.
Figura 6.1: Prima parte del flusso di progetto di un sistema digitale
di sintesi aveva il fine di stimare la complessità circuitale (in termini di numero di gate) della sezione digitale delle architetture proposte e la potenza assorbita. Come mostrato nel Cap.5, la parte degli amplificatori a monte del modulatore era la stessa per tutti; inoltre AD2 utilizzava un controllo reazionato che prelevava il segnale dallo stadio di potenza e pertanto non saremmo stati in grado di simularne il funzionamento; abbiamo deciso così di descrivere in VHDL soltanto la parte digitale di AD e AD3; dopodiché siamo passati alla sintesi.
6.2 Sintesi su FPGA
Una volta a disposizione la descrizione VHDL, abbiamo scelto come dispositivo su cui realizzare gli amplificatori una FPGA della Virtex, la v100fg256-6. Dopodichè abbiamo caricato i file VHDL sul sintetizzatore e questo, alla fine del processo di sintesi, ha fornito dei rapporti sull’occupazione del FPGA in termini percentuali. Riportiamo nella Tabella 6.1 e nella Tabella 6.2 i risultati ottenuti rispettivamente per AD e AD3.
Come si può osservare la differenza dal punto di vista dell’occupazione tra la parte digitale di AD e quella di AD3 è minima, tanto che è stata utilizzata la stessa FPGA per entrambi. Questo significa sostanzialmente che a parità di costi, possiamo sintetizzare un amplificatore con modulatore tri-state (come AD3) e ottenere così delle prestazioni notevolmente superiori, specie dal punto di vista dei consumi.
Number of Slices 1025 out of 1200 86%
Number of Slices Flip Flops 584 out of 2400 25%
Number of 4 input LUTs 1737 out of 2400 73%
Number of bonded IOBs 21 out of 180 12%
Number of GCLKs 2 out of 4 50%
Tabella 6.1: Rapporto di utilizzo del FPGA relativo alla sintesi di AD (ISE)
Number of Slices 1059 out of 1200 89%
Number of Slices Flip Flops 612 out of 2400 26%
Number of 4 input LUTs 1788 out of 2400 75%
Number of bonded IOBs 21 out of 180 12%
Number of GCLKs 2 out of 4 50%
Tabella 6.2: Rapporto di utilizzo del FPGA relativo alla sintesi di AD3 (ISE)
6.3 Sintesi in tecnologia CMOS
Per quanto riguarda la sintesi in tecnologia CMOS, realizzata grazie a Synopsys, i risultati ottenuti relativi all’area occupata sono stati convertiti in numeri di gate, associando ad ogni porta fondamentale un’area di 12.88 µm2 (Tabella 6.3).
AD AD3
CELL GATES CELL GATES
Oversampling 9112 Oversampling 9112
Noise Shaper 1297 Noise Shaper 1297
Modulatore 260 Modulatore 3-state 576
Comando Bridge 30 Comando Bridge 36
Totale 10699 Totale 11021
Tabella 6.3: Complessitá di AD e di AD3 in termini di numero di gate (Synopsys)
Anche in questo caso la differenza di complessità tra le due soluzioni circuitali considerate è minima e non è quindi tale da preferire la modulazione a due livelli rispetto a quella tri-state. Questo dipende dal fatto che la differenza principale tra i due circuiti è determinata dal modulatore, che però occupa soltanto il 5.2% del circuito complessivo; ció significa che preferire un modulatore a due livelli ad uno a tre livelli comporta un guadagno in termini di numero di gate soltanto del 3% circa.
Prendendo in esame ad esempio AD3, vediamo com’è distribuita l’area tra i blocchi di cui è costituito il circuito che abbiamo sintetizzato.
Oversampling 82,69% Modulatore 5,22% Noise Shaper 11,77% Comando Bridge 0,33%
Figura 6.2: Occupazione della parte digitale di AD3 con la sintesi in tecnologia CMOS
Come era logico aspettarsi, la parte di maggior complessitá è quella relativa al blocco di sovracampionamento; basti pensare infatti che gli amplificatori studiati utilizzavano un filtro FIR digitale di interpolazione di ordine 32, il che significa di complessitá circa 7 volte maggiore di quello del Noise Shaper. Questo fa capire l’importanza in fase di progettazione della scelta del blocco di sovracampionamento, che oltre ad influenzare la risposta in frequenza dell’amplificatore (Cap.5), normalmente occupa la maggior parte dell’area della parte digitale.
6.4 Stima della potenza dissipata
Una volta noti i rapporti delle sintesi su FPGA e in tecnologia CMOS è stato possibile stimare la potenza dissipata dalla parte digitale degli amplificatori presi in esame, in modo da verificare -come precedentemente accennato (Cap.5)- che il maggior contributo all’assorbimento di potenza di un amplificatore audio digitale avviene nello stadio di uscita.
6.4.1 Potenza dissipata con FPGA
I dati riportati nella Tabella 6.1 e nella Tabella 6.2 sono serviti per stimare la potenza dissipata dal FPGA.
La Xilinx mette a disposizione dei “Power Calculators” [17] relativi alle diverse famiglie di dispositivi su cui puó essere fatta la sintesi. Nel nostro caso è stata usata la“Xilinx Virtex Power Estimate Worksheet - version 1.5” ed i risultati delle sintesi sono stati utilizzati tenendo conto (in modo approssimato) che l’amplificatore è costituito da due moduli principali, funzionanti a frequenze di clock diverse. Il primo modulo, che comprende il blocco di sovracampionamento ed il Noise Shaper, emette dati e svolge operazioni a 352.8 kHz mentre il secondo modulo, comprensivo del modulatore e del blocco di comando dello stadio di potenza, riceve ed emette dati a 352.8 kHz ma internamente svolge operazioni alla frequenza di circa 47 MHz per AD3 e 94 MHz per AD.
Il Power Calculator della Xilinx ci ha cosí fornito una stima approssimativa della potenza dissipata, che risulta essere circa 108 mW per AD e 83 mW per AD3. Questi valori sono inferiori al 5% della potenza (2.16 W) che abbiamo stimato essere dissipata dai MOSFET dello stadio di amplificazione (Cap.3).
6.4.2 Potenza dissipata con CMOS
Come nel caso del FPGA, anche per stimare la potenza dissipata dal circuito sintetizzato in tecnologia CMOS la parte digitale dell’amplificatore è stata suddivisa in due moduli, operanti rispettivamente a 352.8 kHz e 47 (o 94) MHz.
Per la tecnologia CMOS di riferimento (0.18 µm standard-cells, 5 livelli di metal, 1.95 V di alimentazione per il core) il costo in potenza di circuiti digitali in funzione della loro dimensione e della frequenza di funzionamento è di circa 120×10-10 W/(MHz⋅gate).
Essendo la potenza dissipata approssimativamente proporzionale alle capacitá interne al circuito in esame e quindi al numero di gate, si ha nel nostro caso (Tabella 6.3):
(6.1)
(
)
(
)
W mWPdissAD3 ≈0.3528× 0.012 ×10409+47× 0.012 ×612≅389µ ≅0.4
(6.2) Rispetto alla sintesi su FPGA, ora la potenza dissipata dalla parte digitale dell’amplificatore è più di 200 volte inferiore e quindi veramente trascurabile rispetto alle potenze in gioco nello stadio di amplificazione.
Il prezzo da pagare per questi consumi ridottissimi è una maggior difficoltà di pilotaggio dei transistori: se nel caso del FPGA della Virtex infatti è possibile raggiungere anche livelli di tensione pari a 5 V [29], con la sintesi in tecnologia CMOS il circuito può raggiungere al massimo 1.95 V, insufficienti a portare in forte conduzione i transistori.
Occorre tenere presente comunque che lo stadio di potenza presenta elevate capacità di ingresso e quindi per la riproduzione di impulsi di breve durata è comunque necessario pilotare i transistori con buffer opportuni, caratterizzati da un’impedenza di uscita sufficientemente bassa in modo da garantire i tempi di commutazione dichiarati dal costruttore.
6.5 Conclusioni
Le parti digitali delle architetture considerate in questa tesi si differenziano sostanzialmente per il tipo di modulatore utilizzato, che implementa una PWM a due livelli in AD, AD1 e AD2 ed una PWM tri-state in AD3. I rapporti forniti dai sintetizzatori ci dicono che dal punto di vista della complessità circuitale, il peso della scelta del modulatore è bassissimo, intorno al 3 %. A questi risultati c’è da aggiungere che per realizzare un amplificatore di elevata qualitá è necessario utilizzare anche un blocco di predistorsione, che come abbiamo visto (Cap.2) deve essere anche abbastanza complesso affinché possa contribuire in modo rilevante al miglioramento della distorsione del segnale di uscita.
Questo significa che dal punto di vista dei costi e delle dimensioni, un amplificatore audio con l’architettura di AD3 è in sostanza uguale ad uno con modulatore a due livelli; la scelta relativa al tipo di modulazione da implementare deve basarsi quindi unicamente sulle prestazioni degli amplificatori.
Inoltre i risultati delle sintesi ci hanno permesso di stimare la potenza dissipata dalla circuiteria digitale, confermando che il suo valore è effettivamente trascurabile rispetto a quello della potenza dissipata dallo stadio di amplificazione. Per conoscere le prestazioni di un amplificatore audio in termini di consumi è quindi sufficiente misurare le potenze in gioco nello stadio a MOSFET, ossia la potenza media erogata dall’alimentazione e quella media disponibile sul carico.
Dopo quanto detto la scelta del tipo di sintesi da utilizzare per la parte digitale non ha molta importanza dal punto di vista dell’efficienza di un amplificatore audio; ne ha invece relativamente alle dimensioni complessive del sistema (maggiori ovviamente nel caso del FPGA) e alla scelta del circuito di pilotaggio dello stadio di potenza.
