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Data: Nome_________________________________________________________ Esito: Tempo a disposizione: 1 ora QUESITO 1 , (C = 15 fF) . V V V V V @ |I | = 0,5 mA t (C = 15 fF) t (C = 15 fF) W L E D : 03_08

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Academic year: 2021

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(1)

L

ABORATORIO

E

LETTRONICA

D

IGITALE

: 03_08 Data:

Nome_________________________________________________________ Esito:

Tempo a disposizione: 1 ora

QUESITO 1

Simulare staticamente e dinamicamente l’inverter CMOS realizzato in tecnologia “ED” riportato in figura.

Dimensionare poi la larghezza di canale dei due transistori, imponendo sempre W2 = 2W1

,

in modo tale che il ritardo dell’inverter

(C

L

= 15 fF)

, definito come la media dei ritardi di propagazione tpLH e tpHL, sia pari a 90 ps

.

Completare la tabella con i risultati ottenuti dalle simulazioni effettuate. Si considerino trascurabili, almeno in prima approssimazione, le capacità associate alle diffusioni di source e drain dei transistori MOS.

V

IL

V

IH

V

OL

V

OH

V

OHmin

@ |I

OH

|

max

= 0,5 mA t

pHL

(C

L

= 15 fF)

%

t

pLH

(C

L

= 15 fF)

%

W

1

%Valutati facendo variare il segnale d’ingresso tra 0 e VCC con tempi di salita e discesa uguali e pari a 100 ps.

QUESITO 2

Simulare il circuito digitale di figura utilizzando per gli ingressi le forme d’onda specificate di seguito e il modello minimum per i ritardi delle porte logiche. Si richiede di disegnare la forma d’onda relativa all’uscita quotando gli istanti in cui si presenta un cambiamento di stato.

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