Testo n. 0 - Cognome e Nome:
UNIVERSIT `A DEGLI STUDI DI PISA - FACOLT `A DI INGEGNERIA INGEGNERIA AEROSPAZIALE: CORSO DI FISICA E ELETTRONICA
Prova n. 6 - 24/05/2008
1) Calcolare la seguente espressione binaria: (101111 × 10101 − 111111100 − 111010110)2, convertirne il risultato in numero decimale, moltiplicarlo per il numero decimale (63.5)10 e prenderne infine la parte intera.
A 0 B 211 C 391 D 571 E 751 F 931
2) Nel circuito di figura il ritardo di ciascun addizionatore da qualunque input a qualunque output vale 0.341 ns, mentre l’analogo ritardo per il multiplexer vale 1.23 ns. Determinare, in forma decimale, l’ouput OUT per IN = (763)10.
A 0 B 110 C 290 D 470 E 650 F 830
3) Nel circuito del problema precedente (2) determinare la durata, in ns, dell’alea (glitch) generata nella transizione da IN = (1111001101)2 a IN = (1111001001)2.
A 0 B 0.169 C 0.349 D 0.529 E 0.709 F 0.889
4) Nel circuito del problema (2) determinare la differenza tmax− tmin, in ns, dove tmax `e il massimo ritardo tra l’asserzione del bus di input IN e la stabilizzazione della risposta su quello di output OUT, mentre tmin
`
e il minimo ritardo positivo (trascurando quindi il caso di ritardo nullo) tra asserzione e risposta degli stessi bus.
A 0 B 1.91 C 3.71 D 5.51 E 7.31 F 9.11
5) Determinare quale espressione logica tra le seguenti sia realizzata dal circuito CMOS di figura A: Y = A + C + B C
B: Y = A C + B C C: Y = (A + C) · (B + C) D: Y = A C + B C E: Y = A C + B + C F: nessuna delle precedenti.
{Attenzione: i numeri accanto alle lettere qui sotto non hanno significato}.
A 0 B 214 C 394 D 574 E 754 F 934
6) Si vuole realizzare un priority encoder con 15 linee di ingresso IN15..1 e 4 bit di uscita, programmando opportunamente una ROM da 32k × 4 bit. I quattro bit di uscita forniscono direttamente l’indice massimo (da 1 a 15) tra quelli delle linee asserite in ingresso, mentre il codice 0 `e riservato al caso in cui nessuna linea sia attiva. Come corrispondenza tra i bit del bus IN15..1 e quelli dell’indirizzo ADD14..0 della ROM si sceglie quella naturale (ADD0 = IN1, ADD1 = IN2, ADD2 = IN3, ecc.). Determinare, in formato esadecimale, il contenuto della ROM all’indirizzo (32)10× (629)10. {Attenzione: i numeri a fianco dei caratteri esadecimali A-F qui sotto, che individuano le risposte proposte, sono casuali e privi di significato}.
A 0 B 180 C 360 D 540 E 720 F 900
7) Il circuito di figura mostra una pipeline realizzata con latch trasparenti e pilotata da due fasi di clock φ1
e φ2 con la temporizzazione illustrata: T rappresenta il periodo; i segnali φ1 e φ2 sono identici nella forma, sfasati esattamente di mezzo periodo l’uno rispetto all’altro e con durata positiva minore di quella negativa in modo che le due fasi positive non si sovrappongano mai. I latch sono trasparenti quando il gate G (segnale di controllo o di abilitazione) `e positivo. I tempi caratteristici dei latch sono i seguenti:
minima larghezza del gate tw = 3.48 ns
tempo di propagazione da gate G up a output tGO= 800 ps tempo di propagazione da input D a output tDO = tGO tempo di setup (prima della fine del gate) ts= tw
tempo di hold (dopo la fine del gate) th = 0.
Il tempo di propagazione attraverso i blocchi combinatori vale tp = 3.27 ns. Determinare la massima frequenza di clock, in MHz, che garantisca il rispetto dei vincoli temporali dei latch.
A 0 B 123 C 303 D 483 E 663 F 843
8) Si supponga che il tempo di hold del circuito illustrato nel problema precedente (7) valga invece th = 6.63 ns. Determinare la massima frequenza di clock, in MHz, che garantisca il rispetto dei vincoli temporali dei latch nelle nuove condizioni.
A 0 B 10.8 C 28.8 D 46.8 E 64.8 F 82.8
9) La figura mostra l’hardware per una macchina a stati finiti con un registro di stato a 8 bit e una memoria ROM di programma da 1024 × 10 bit. Con questo hardware si vuole realizzare la logica schematizzata dal diagramma di figura. Tutte le operazioni che appaiono nel diagramma sono booleane. Determinare il contenuto della ROM, in formato decimale, all’indirizzo (decimale) 259.
A 0 B 228 C 408 D 588 E 768 F 948
10) La figura illustra un semplice generatore di clock (multivibratore astabile). Il primo inverter `e un trigger di Schmitt con soglia superiore (3/4)Vcce soglia inferiore (1/4)Vcc. Si supponga che il secondo inverter abbia un’unica soglia di (1/2)Vcc(sebbene la soglia unica sia in pratica sconsigliabile perch´e rende il generatore di clock sensibile al rumore). La resistenza di uscita degli inverter (non mostrata) vale 164 Ω e C = 181 pF.
determinare la frequenza, in MHz, del clock generato.
A 0 B 15.3 C 33.3 D 51.3 E 69.3 F 87.3
Testo n. 0
FISICA E ELETTRONICA Prova n. 6 - 24/5/2008
FIGURA 2
0 1
Cin A
B Cout + Y
Cin A
B Cout + Y
Cin A
B Cout + Y
Cin A
B Cout + Y IN0
IN1 IN2 IN3 IN4
IN6 IN7
IN8 IN9 IN5
OUT0 OUT1
OUT2 OUT3
OUT4 OUT5 OUT6
OUT7 OUT8 OUT9
VDD
A B
C Y
FIGURA 5
Q D G
Q D G
Q D G
Q D G
Comb Comb Comb
φ1 φ2 IN n
FIGURA 7
δ δ
φ1 φ2
T T
Tup Tup
0 Z = 1 Y = A + B
2 Z = 1 Y = A B
1 Z = A B Y = 1 3
Z = A + B Y = 1
A B
A + B A + B
B
A B A B
Q
8 D 8 ADD7:0 8
ADD8 ADD9
ROM 1k x 10 bit
CLK A
B
NEXT_STATE7:0
Z Y DATA9
DATA8 DATA7:0
FISICA E ELETTRONICA Prova n. 6 - 24/5/2008
FIGURA 9
CLK C
FIGURA 10
